Temat: phase locked loop PLL

Skocz do pozycji: 1.

Tytuł:: Deliberations about three-phase PLL technologies applied to a grid control of the renewable power system
Autorzy:: Liu, L.
Liu, C.
Tematy:: E-PLL
siatka połączona
PLL
SSRF-PL
DDSRF-PLL
grid connected
phase locked loop PLL; Pokaż więcej
Data publikacji:: 2015
Powiązania:: https://bibliotekanauki.pl/articles/200960.pdf Link otwiera się w nowym oknie
Źródło:: Bulletin of the Polish Academy of Sciences. Technical Sciences; 2015, 63, 1; 261-267
0239-7528
Pojawia się w:: Bulletin of the Polish Academy of Sciences. Technical Sciences
Opis:: An efficient phase locked loop (PLL) method is very important to improve the grid-connected efficiency and the locked speed of frequency, phase, and voltage. However, most of literatures only introduce one PLL or one modified PLL method. There are many grid faults due to the grid connection to the renewable power generating system. A comparison and analysis is very important to select the most effective PLL technology for the grid-connected control of the renewable power system. Three PLL technologies are compared at different grid faults, such as single phase voltage drop, two phase voltage drop, frequency deviation, and voltage distortion. Simulation results indicated that different PLL methods have different locked performances at different grid faults.
Dostawca treści:: Biblioteka Nauki

Artykuł

na półce

Skocz do pozycji: 2.

Tytuł:: A Precise and High Speed Charge-Pump PLL Model Based on SystemC/SystemC-AMS
Autorzy:: Ma, K.
Van Leuken, R.
Vidojkovic, M.
Romme, J.
Rampu, S.
Pflug, H.
Huang, L.
Dolmans, G.
Tematy:: SystemC/SystemC-AMS
phase locked loop PLL
radio frequency
mixed-signal modeling
hardware description language; Pokaż więcej
Data publikacji:: 2012
Powiązania:: https://bibliotekanauki.pl/articles/227120.pdf Link otwiera się w nowym oknie
Źródło:: International Journal of Electronics and Telecommunications; 2012, 58, 3; 225-232
2300-1933
Pojawia się w:: International Journal of Electronics and Telecommunications
Opis:: The Phase Locked Loop (PLL) has become an important part of electrical systems. When designing a PLL, an efficient and reliable simulation platform for system evaluation is needed. However, the closed loop simulation of a PLL is time consuming. To address this problem, in this paper, a new PLL model containing both digital and analog parts based on SystemC/SystemC-AMS (BETA version) is presented. Many imperfections such as Voltage Control Oscillator (VCO) noise or reference jitter are included in this model. By comparing with the Matlab model, the SystemC/SystemC-AMS model can dramatically reduce simulation time. Also, by comparing with Analog Devices ADI SimPLL simulation results, Cadence simulation results and real measurement results, the accuracy of the SystemC/SystemC-AMS model is demonstrated. The paper shows the feasibility of a unified design environment for mixed-signal modelling based on SystemC/SystemC-AMS in order to reduce the cost and design time of electrical systems.
Dostawca treści:: Biblioteka Nauki

Artykuł

na półce

Skocz do pozycji: 3.

Tytuł:: Synchronization of national grid network with the electricity ships network in the "shore to ship" system
Synchronizacja elektroenergetycznej sieci krajowej z elektryczna siecią okrętową w systemie "shore to ship"
Autorzy:: Tarnapowicz, D.
Tematy:: shore to ship system
synchronization
phase locked loop PLL
system „shore to ship”
synchronizacja
pętla fazowa PLL; Pokaż więcej
Data publikacji:: 2013
Powiązania:: https://bibliotekanauki.pl/articles/409904.pdf Link otwiera się w nowym oknie
Źródło:: Management Systems in Production Engineering; 2013, 3 (11); 9-13
2299-0461
Pojawia się w:: Management Systems in Production Engineering
Opis:: ‘Shore to ship’ system – ships’ power supply from the local electrical substations – is one of the effective ways to limit the negative impact of the ships lying in ports on the environment. Energy infrastructure of the port installation necessary to provide ships with power supply has to be designed so that different types of ships can use it. The important issue concerning ‘shore to ship’ system is the quality of power supply. This can be achieved via sustaining continuity of power supply while switching from the ships’ electrical network over to the national grid. In this article the author presents the way of synchronizing the national grid with the ships’ electrical network during ship’s lying in port. Such synchronization would allow for uninterruptible work of the ship’s electrical devices.
Jednym ze skutecznych sposobów ograniczenia negatywnego wpływu statków cumujących w portach na środowisko jest zastosowanie systemu „shore to ship” – dostawy energii elektrycznej na statki z lokalnych stacji elektroenergetycznych. Infrastruktura energetyczna instalacji portowej niezbędna do zasilania statków musi być zaprojektowana tak, aby możliwa była obsługa różnych typów statków. Ważnym zagadnieniem przy stosowaniu systemu „shore to ship” jest jakość dostaw energii elektrycznej poprzez miedzy innymi zapewnienie ciągłości zasilania przy przełączaniu z elektrycznego zasilania autonomicznego statku na zasilanie z elektrycznej sieci lądowej. W niniejszym artykule przedstawiono sposób synchronizacji elektroenergetycznej sieci lądowej z siecią okrętową podczas postoju statku w porcie zapewniającą bezprzerwową prace okrętowych urządzeń elektrycznych.
Dostawca treści:: Biblioteka Nauki

Artykuł

na półce

Skocz do pozycji: 4.

Tytuł:: Low Power PLL for Communication System
Autorzy:: Tyagi, Mohit
Tematy:: True single phase clock (TSPC)
charge-pump (CP)
low - power
low-jitters
phase frequency detector (PFD)
phase locked loop (PLL); Pokaż więcej
Data publikacji:: 2019
Powiązania:: https://bibliotekanauki.pl/articles/1075551.pdf Link otwiera się w nowym oknie
Źródło:: World Scientific News; 2019, 121; 26-34
2392-2192
Pojawia się w:: World Scientific News
Opis:: This paper presents the design aspects of low power digital PLL. The performance determining parameters of a digital PLL are lock range, capture range, jitter in generated output signal and power consumption. Its performance is mainly governed by two building blocks namely the voltage controlled oscillator (VCO) and phase detector. We have performed the complete analysis of phase noise and power consumption of current starved VCO, a novel D flip-flop based phase detector and transmission gate based charge pump. We have introduced a charge pump which is giving a remarkable reduction in reference spur. As PLL is used for many applications like as a frequency synthesizer, for clock deskewing, for jitter reduction, in FM radios so everyone demands a low cost low power highly integrated PLL design. Best efforts have been made to design a MOSFET based low power, low cost GHz range digital PLL. The main objective of this paper is to design a low power digital PLL which produces a very stable clock signal having jitter less than 1ps, power consumption less than 805uw ,output frequency ranged from 0 to380MHz at a supply voltage of 1.8V.
Dostawca treści:: Biblioteka Nauki

Artykuł

na półce

Skocz do pozycji: 5.

Tytuł:: Grid synchronization and symmetrical components extraction with PLL algorithm for grid connected power electronic converters - a review
Autorzy:: Bobrowska-Rafał, M.
Rafał, K.
Jasiński, M.
Kaźmierkowski, M.
Tematy:: phase locked loop PLL
symmetrical component extraction
grid synchronization
grid-connected converter
smart grid
renewable energy sources (RES)
voltage dip
higher harmonics
power quality; Pokaż więcej
Data publikacji:: 2011
Powiązania:: https://bibliotekanauki.pl/articles/200073.pdf Link otwiera się w nowym oknie
Źródło:: Bulletin of the Polish Academy of Sciences. Technical Sciences; 2011, 59, 4; 485-497
0239-7528
Pojawia się w:: Bulletin of the Polish Academy of Sciences. Technical Sciences
Opis:: In this paper, a review of Phase Locked Loop (PLL) algorithms and symmetrical component extraction methods intended for grid-connected power electronic converters are presented. Proposed classification is based on voltage representation in three coordinates: natural (abc), stationary (alfa beta) and rotating coordinates (dq). The three selected algorithms are described in details: Dual Second Order Generalized Integrator (DSOGI-PLL), Dual Virtual Flux – both in stationary coordinates. The third one, in rotating dq coordinates, is Dual Synchronous Reference Frame PLL (DSRF-PLL). A comparison of PLL algorithms is presented. Also, selected experimental results are given to verify practical application of discussed algorithms.
Dostawca treści:: Biblioteka Nauki

Artykuł

na półce

Skocz do pozycji: 6.

Tytuł:: Comparision of performance of synchronization algorithms for grid connected power electronics converters according to proposed evaluation quality criteria
Porównanie działania algorytmów synchronizacji dla energoelektronicznych przekształtników podłączonych do sieci według zaproponowanych kryteriów oceny
Autorzy:: Lipnicki, P.
Tematy:: synchronization
smart grids
grid codes
phase locked loop PLL
power electronics
renewable energy systems
synchronizacja
sieci inteligentne
kody sieci
pętla synchronizacji fazowej (PLL)
energoelektronika
odnawialne źródła energii; Pokaż więcej
Data publikacji:: 2014
Powiązania:: https://bibliotekanauki.pl/articles/408509.pdf Link otwiera się w nowym oknie
Źródło:: Informatyka, Automatyka, Pomiary w Gospodarce i Ochronie Środowiska; 2014, 1; 62-65
2083-0157
2391-6761
Pojawia się w:: Informatyka, Automatyka, Pomiary w Gospodarce i Ochronie Środowiska
Opis:: In this paper a comparison of synchronization methods for power electronics converters is presented. Proposed evaluation criteria are based on Transmission System Operators requirements, as well as on criteria parameters based on requirements for design, computation and operation under normal/distorted conditions. Additionally a classification of various kinds of synchronization algorithms is discussed with a brief description of the role of power electronics in the modern power systems. All of the tested algorithms were subjected to appropriate tests validating the quality criteria for each of them. The tests were performed in terms of simulations. The investigation results are summarized in the table, which can serve as a basic selection guide.
Niniejszy artykuł zajmuje się porównaniem metod synchronizacji z siecią dla energoelektronicznych przekształtników. Zaproponowane kryteria oceny opierają się na wymaganiach Operatorów Systemów Przesyłowych, a także na wymaganiach związanych z projektowaniem samych algorytmów, mocą obliczeniową i działaniem w warunkach normalnych lub przy zakłóceniach występujących w sieci. Przedstawiono również klasyfikację różnego rodzaju algorytmów służących do synchronizacji razem z ogólnym opisem roli energoelektronicznych układów we współczesnych systemach energetycznych. Wszystkie przedstawione algorytmy zostały zbadane według odpowiednich testów, które pozwoliły na ocenę kryteriów jakości dla każdego z nich. Badania zostały przeprowadzone w formie symulacji. Wszystkie wyniki są podsumowane w formie tabeli, która może służyć jako podstawowy przewodnik do doboru odpowiedniego algorytmu synchronizacji.
Dostawca treści:: Biblioteka Nauki

Artykuł

na półce

Skocz do pozycji: 7.

Tytuł:: A 800 µW 1 GHz Charge Pump Based Phase-Locked Loop in Submicron CMOS Process
Autorzy:: Zaziabl, A. J.
Tematy:: charge pump phase-locked loop
CPPLL
phase-locked loop
PLL
frequency multiplication
VCO
CCO
charge pump
PFD
V-I converter; Pokaż więcej
Data publikacji:: 2010
Powiązania:: https://bibliotekanauki.pl/articles/226693.pdf Link otwiera się w nowym oknie
Źródło:: International Journal of Electronics and Telecommunications; 2010, 56, 4; 411-416
2300-1933
Pojawia się w:: International Journal of Electronics and Telecommunications
Opis:: Demand of modern measurement systems in submicron CMOS process introduced new challenges in design of low power high frequency clock generation systems. Technical possibilities for clock generation using classical oscillator based on a quartz filter is limited to tens of megahertz. Thus, 1 GHz clock generation is not possible without a frequency multiplier system. It is difficult to achieve, because in submicron process, where the integration of analog and digital blocks poses serious challenges. The proposed solution is a low power charge pump phase-locked loop (CPPLL) with the center frequency of 1 GHz. It combines various modern circuit techniques, whose main aim is to lower power consumption, which is below 800µW for the whole PLL, while maintaining good noise properties, where the jitter rms is 8.87 ps. The proposed phase-locked loop is designed in 0.18 µm CMOS process.
Dostawca treści:: Biblioteka Nauki

Artykuł

na półce

Skocz do pozycji: 8.

Tytuł:: Dual Second Order Generalized Integrator – Phase Locked Loop technique applied to a distorted grid-connected solar energy based on a Z-Source Inverter
Autorzy:: Daoudi, Ali
Benalla, Hocine
Nebti, Khalil
Tematy:: DSOGI-PLL
dual second order generalized integrator phase locked loop
distorted grid connected PV system
NPC five-level inverter
THD
total harmonic distortion
Z-source; Pokaż więcej
Data publikacji:: 2024
Powiązania:: https://bibliotekanauki.pl/articles/59111706.pdf Link otwiera się w nowym oknie
Źródło:: Archives of Electrical Engineering; 2024, 73, 3; 595-614
1427-4221
2300-2506
Pojawia się w:: Archives of Electrical Engineering
Opis:: In this paper, a Dual Second Order Generalized Integrator_Phase Locked Loop (DSOGI_PLL) technique applied to the Photovoltaic (PV) system supplying a Z-Source five-level Inverter (ZSI) is presented. The ZSI assures the increasing voltage of the PV system and provides the desired output DC at the input of the five-level Neutral Point Clamped Inverter (5L_NPCI), without any control which reduces the complexity of the overall system, this is due to the impedance network in its structure. We use Z-Source in order to eliminate the controlled DC bus as well as the use of the DC-DC Boost converter as an intermediary. A DSOGI technique is employed to control and optimize the energy quality, especially in distorted grid conditions and allows one to obtain a very low value of Total Harmonic Distortion (THD) which means lower peak currents, and higher efficiency. Low THD is an essential feature in power systems that international standards such as IEC 61000-3-2, and IEEE-519 set limits on the harmonic currents of various classes of power equipment connected to a distorted three-phase grid. Compared to the classic structure of inverters, the NPC five-level inverter presents a very high performance.
Dostawca treści:: Biblioteka Nauki

Artykuł

na półce

Skocz do pozycji: 9.

Tytuł:: Electromechanical system-in-package carbon nanotube VCO
Autorzy:: Kauth, C.
Pastre, M.
Kayal, M.
Tematy:: analytical models
carbon nanotubes
circuit analysis
closed loop systems
nanoelectromechanical systems
oscillators
phase locked loops
modele analityczne
nanorurki węglowe
analiza obwodowa
układ sprzężenia zwrotnego
układy nanoelektromechaniczne
pętla synchronizacji fazowej
PLL; Pokaż więcej
Data publikacji:: 2013
Powiązania:: https://bibliotekanauki.pl/articles/397943.pdf Link otwiera się w nowym oknie
Źródło:: International Journal of Microelectronics and Computer Science; 2013, 4, 4; 153-158
2080-8755
2353-9607
Pojawia się w:: International Journal of Microelectronics and Computer Science
Opis:: Encapsulated tunable electromechanical oscillators are a milestone on the road to smart dust sensor nodes. To foster the advent of ultrahigh system sensitivity thanks to novel technologies, a computationally light analytical and semi-empirical model for carbon nanotube resonator dynamics, electromechanical and piezoresistive properties is presented. This model is the breeding ground for the subsequent design and integration of a phase locked loop and feedback circuitry, which form an adaptive closed-loop oscillator for actuation, detection and sustainment of the nanotube’s motion. Closed-loop operation and tube stretching make the system Widely universal and invariant to spreads in nanotube characteristics.
Dostawca treści:: Biblioteka Nauki

Artykuł

na półce

Skocz do pozycji: 10.

Tytuł:: Niskomocowy generator przestrajany napięciem na częstotliwość 1 GHz jako kluczowa
Low power 1 GHz voltage controlled oscillator as a key part of phase locked loop system in 0.18 žm CMOS process
Autorzy:: Zaziąbł, A.
Tematy:: Generator przestrajany napięciem
Generator przestrajany prądem
Konwerter napięcie prąd
pętla fazowa
Multiplikacja częstotliwości
Voltage controlled oscillator
VCO
Current controlled oscillator
CCO
V-I converter
phase locked loop
PLL
frequency multiplication; Pokaż więcej
Data publikacji:: 2010
Powiązania:: https://bibliotekanauki.pl/articles/152667.pdf Link otwiera się w nowym oknie
Źródło:: Pomiary Automatyka Kontrola; 2010, R. 56, nr 8, 8; 918-921
0032-4140
Pojawia się w:: Pomiary Automatyka Kontrola
Opis:: Wymagania współczesnych systemów pomiarowych kierują nowe wyzwania w projektowaniu niskomocowych układów zegarowych wysokich częstotliwości. Możliwości techniczne wytworzenia sygnału przy użyciu klasycznego generatora opartego o filtr kwarcowy są ograniczone do kilkudziesięciu megaherców. Zatem taktowanie układów w zakresie gigahercowym nie jest możliwe bez systemu multiplikacji częstotliwości. Proponowanym rozwiązaniem jest pętla fazowa, której głównym blokiem jest niskoszumny generator przestrajany napięciem. Pobór mocy generatora jest poniżej 300 žW, przy zachowaniu dobrych właściwości szumo-wych, gdzie drżenie fazy jest na poziomie 1,25 ps. Proponowany generator został zaprojektowany w technologii 0,18 žm CMOS.
Demand of modern measurement systems in nuclear science is guided the new challenges in design of low power high frequency clock generation systems. A technical possibility for clock generation using the classical generator based on a quartz filter is limited to tens of megahertz. Thus, the 1 GHz clock generation is not possible without a frequency multiplier system. The task is so difficult to realise, because made in submicron process, where the integration of analog and digital blocks poses serious challenges. The proposed solution is a low power voltage controlled oscillator with the center frequency of 1 GHz and pseudo-differential architecture, resistant to process variations and cooperating with charge pump phase locked loop. Power consumption of VCO is below 300 žW, while maintaining good noise properties, where the jitter is 1.25 ps. The proposed generator is designed in 0.18 žm CMOS technology. In this paper the first section describes the architecture of the phase locked loop for which the presented VCO is suited. Then all the functional blocks of the generator are described in detail including a current controlled oscillator, V-I converter and differential to single ended converter. In the last section the simulation results and the method of process variation minimisation are given.
Dostawca treści:: Biblioteka Nauki

Artykuł

na półce

Informacja

Wyszukujesz frazę "phase locked loop PLL" wg kryterium: Temat