Temat: embedded memory - Prolib Integro

Skocz do pozycji: 1.

Tytuł:: Statechart-based Controllers Synthesis in FPGA Structures with Embedded Array Blocks
Autorzy:: Łabiak, G.
Borowik, G.
Tematy:: digital controller
statechart
FSM
decomposition
FPGA
symbolic methods
embedded memory; Pokaż więcej
Wydawca:: Polska Akademia Nauk. Czytelnia Czasopism PAN
Powiązania:: https://bibliotekanauki.pl/articles/226148.pdf Link otwiera się w nowym oknie
Opis:: Statechart diagrams, in general, are visual formalism for description of complex systems behaiour. Digital controllers, which act as reactive systems, can be very conveniently modeled with statecharts and efficiently synthesized in modern programmable devices. The paper presents in details syntax and semantics of statecharts and new implementation scheme. The issue of statecharts synthesis is not still ultimately solved. Main feature of the presented approach is the transformation of statechart diagrams into Finite State Machine, and through KISS format, functional decomposition and mapping into Embedded Memory Blocks. Embedded Memory are part of the modern programmable devices.
Dostawca treści:: Biblioteka Nauki

Artykuł

na półce

Skocz do pozycji: 2.

Tytuł:: Synteza automatu Moore’a z wbudowanym blokiem pamięci w strukturach programowalnych
EMB-based synthesis of Moore FSM
Autorzy:: Kołopieńczyk, M.
Barkalov, A.
Titarenko, L.
Tematy:: Moore FSM
RAM
wbudowane bloki pamięci
projektowanie
układy logiczne
Mealy FSM
FPGA
Embedded Memory Block
design
logic circuit; Pokaż więcej
Wydawca:: Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Powiązania:: https://bibliotekanauki.pl/articles/972136.pdf Link otwiera się w nowym oknie
Opis:: W artykule zostanie przedstawiona metoda umożliwiająca syntezę skończonego automatu stanów typu Moore’a z wbudowanym blokiem pamięci (ang. Embedded Memory Blocks, EMB) w strukturach programowalnych typu FPGA (ang. Field Programmable Gate Array, FPGA). Zaproponowana metoda bazuje na kodowaniu pewnej wybranej części zbioru warunków logicznych przez dodatkowe zmienne. W artykule zostanie zaprezentowany przykład projektowania układu.
The model of the Moore finite state machine (FSM) is very often used for representing a control unit [1]. Nowadays, two classes of programmable logic devices: complex programmable logic devices (CPLD) and field-programmable gate arrays (FPGA) are used for implementing logic circuits of FSMs [2, 3]. This paper deals with FPGA-based Moore FSMs. It is very important to use EMBs in the logic design. It leads to decreasing in both the number of interconnections and chip area occupied by an FSM logic circuit. In turn, it results in decrease in the propagation time as well as the consumed power of a circuit [9]. A lot of methods for implementing an FSM logic circuit with RAMs are known [10 – 19]. For rather complex FSMs, the method of replacement of logical conditions [20] is used. In this case, optimization efforts target hardware reduction for the multiplexer executing the replacement. In this paper we propose a method based on existence of pseudoequivalent states of the Moore FSM for solving this problem [21]. The method is based on replacement of some part of the set of logical conditions by additional variables. It results in diminishing the number of LUTs in the multiplexer used for replacement of logical conditions. To represent a control algorithm, the language of graph-schemes of algorithms [20] is used. An example of application of the proposed design method is given.
Dostawca treści:: Biblioteka Nauki

Artykuł

na półce

Skocz do pozycji: 3.

Tytuł:: Optymalizacja skończonych automatów Moorea w układach CPLD
Optimization of logic circuit of Moore FSM on CPLD
Autorzy:: Barkalov, A. A.
Titarenko, L.
Chmielewski, S.
Tematy:: automat stanów
CPLD
wbudowany blok pamięci
algorytmiczna sieć działań
FSM
embedded memory blocks
flow-chart of algorithm; Pokaż więcej
Wydawca:: Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Powiązania:: https://bibliotekanauki.pl/articles/155570.pdf Link otwiera się w nowym oknie
Opis:: W pracy przedstawiona została metoda zmniejszania ilości makro-komórek w układach typu PAL przy pomocy skończonych automatów stanów z wyjściami typu Moore'a. Metoda ta jest oparta na wykorzystaniu nieużywanych wyjść osadzonych obszarów pamięci w celu reprezentacji kodu klasy pseudo-równoważnych stanów. Zaproponowane podejście pozwala zmniejszyć ilość wymaganego zużycia sprzętowego bez zmniejszenia wydajności systemów cyfrowych. Podany również jest przykład aplikacji zaproponowanego rozwiązania.
Method of decrease of number of PAL macrocells in the circuit of Moore FSM is proposed. Method is based on usage of free outputs of embedded memory blocks to represent the code of the class of the pseudoequivalent states. Proposed approach permits to decrease the hardware amount without decrease of digital system performance. An example of application of proposed method is given.
Dostawca treści:: Biblioteka Nauki

Artykuł

na półce

Skocz do pozycji: 4.

Tytuł:: Minimization of Moore FSM on CPLD using PAL technology
Minimalizacja automatów Moorea przy użyciu technologii typu PAL
Autorzy:: Barkalov, A. A.
Titarenko, L.
Chmielewski, S.
Tematy:: automat Moore'a
makrokomórka PAL
CPLD
wbudowany blok pamięci
GSA
Moore finite-state-machine
PAL macrocells
embedded memory blocks; Pokaż więcej
Wydawca:: Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Powiązania:: https://bibliotekanauki.pl/articles/154023.pdf Link otwiera się w nowym oknie
Opis:: Method of decreasing of the number of PAL macrocells in logic circuit in Moore FSM is proposed. This method is based on the use of free outputs of embedded memory blocks to represent the code of the class of pseudoequivalent states. The proposed approach allows minimizing the hardware without decreasing of the digital system performance. An example of application of the proposed method is given.
Wzrost zużycia zasobów sprzętowych jest jednym z aktualnych problemów w logicznych układach jednostki sterującej. Specyficzną cechą układu PAL jest duża ilość wejść makrokomórek i ilość termów na makrokomórkę. Cechą automatów Moore'a jest istnienie pseudorównoważnych stanów i regularny charakter mikrooperacji, które daje się implementować z użyciem EMB (ang. Embedded Memory Blocks). W artykule proponowana jest metoda pozwalająca zmniejszyć wykorzystanie zużycia sprzętowego bez zmniejszania wydajności systemów cyfrowych, przy użyciu wyżej wspomnianych cech. Podany również jest przykład aplikacji zaproponowanego rozwiązania.
Dostawca treści:: Biblioteka Nauki

Artykuł

na półce

Skocz do pozycji: 5.

Tytuł:: Optimization of logic circuit of Moore FSM on CPLD
Optymalizacja skończonych automatów Moorea w układach CPLD
Autorzy:: Barkalov, A. A.
Titarenko, L.
Chmielewski, S.
Tematy:: automat Moore'a
PAL makrokomórka
CPLD
wbudowany blok pamięci
schemat blokowy algorytmu
PAL macrocells
embedded memory blocks
flow-chart of algorithm; Pokaż więcej
Wydawca:: Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Powiązania:: https://bibliotekanauki.pl/articles/152661.pdf Link otwiera się w nowym oknie
Opis:: Method of decrease of number of PAL macrocells in the circuit of Moore FSM is proposed. Method is based on usage of free outputs of embedded memory blocks to represent the code of the class of the pseudoequivalent states. Proposed approach permits to decrease the hardware amount without decrease of digital system performance. An example of application of proposed method is given.
W pracy przedstawiona została metoda zmniejszania ilości makro-komórek w układach typu PAL przy pomocy automatów Moore'a FSM. Metoda ta jest oparta na wykorzystaniu nieużywanych wyjść osadzonych obszarów pamięci w celu reprezentacji kodu klasy pseudo-równoważnych stanów. Zaproponowane podejście pozwala zmniejszyć ilość wymaganego zużycia sprzętowego bez zmniejszenia wydajności systemów cyfrowych. Podany również jest przykład aplikacji zaproponowanego rozwiązania.
Dostawca treści:: Biblioteka Nauki

Artykuł

na półce

Skocz do pozycji: 6.

Tytuł:: Decrease of the number of PAL macrocells for Moore FSM
Zmniejszenie zużycia makrokomórek PAL w automatach Moorea
Autorzy:: Barkalov, A. A.
Titarenko, L.
Chmielewski, S.
Tematy:: automat Moore'a
PAL makrokomórka
CPLD
wbudowany blok pamięci
algorytmiczna maszyna stanów
Moore finite-state-machine
PAL macrocells
embedded memory blocks
algorithmic state machine; Pokaż więcej
Wydawca:: Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Powiązania:: https://bibliotekanauki.pl/articles/154321.pdf Link otwiera się w nowym oknie
Opis:: Method of decrease in the number of PAL macrocells in logic circuit of Moore FSM is proposed. This method is based on the implementation of free outputs of embedded memory blocks to represent the code of the class of the pseudoequivalent states. The proposed approach allows minimizing hardware without decreasing of the digital system performance. An example of application of the proposed method is given.
Wzrost zużycia zasobów sprzętowych jest jednym z aktualnych problemów w logicznych układach jednostki sterującej. Specyficzną cechą układu PAL jest duża ilość wejść makrokomórek i ilość termów na makrokomórkę. Cechą automatów Moore'a jest istnienie pseudorównoważnych stanów i regularny charakter mikrooperacji, które daje się implementować z użyciem EMB (ang. Embedded Memory Blocks). W tym artykule proponowana jest metoda pozwalająca zmniejszyć wykorzystanie zużycia sprzętowego bez zmniejszania wydajności systemów cyfrowych, przy użyciu wyżej wspomnianych cech.
Dostawca treści:: Biblioteka Nauki

Artykuł

na półce

Skocz do pozycji: 7.

Tytuł:: Kodowanie klas POLC w mikroprogramowanych układach sterujących
The encoding of POLC classes in microprogram control units
Autorzy:: Barkalov, A.
Titarenko, L.
Bieganowski, J.
Tematy:: układ mikroprogramowany
współdzielenie kodów
łańcuch bloków operacyjnych
układ FPGA
tablica LUT
osadzony blok pamięci
microprogram control unit
code sharing
FPGA
LUT
embedded memory; Pokaż więcej
Wydawca:: Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Powiązania:: https://bibliotekanauki.pl/articles/156383.pdf Link otwiera się w nowym oknie
Opis:: W artykule przedstawiono rezultaty syntezy sześciu struktur układów mikroprogramowanych (CMCU), które wykorzystują koncepcję podziału zbioru łańcuchów operacyjnych na klasy łańcuchów pseudorównoważnych (POLC). Przedstawione w pracy struktury układów mikroprogramowanych są przeznaczone przede wszystkim do zastosowania w układach FPGA. Część kombinacyjna układu mikroprogramowanego jest realizowana z użyciem tablic LUT, natomiast pamięć sterująca jest implementowana z użyciem osadzonych bloków pamięci. Badania przeprowadzono dla czterech popularnych kodowań stanów: kodowania binarnego, kodowania one-hot, kodowania Gray'a oraz kodowania Johnson'a.
The paper presents new synthesis results of six structures of a compositional microprogram control unit (CMCU) targeted mainly at FGPAs. The structure of CMCU consist of two main parts: a control memory and an addressing circuit. The control memory stores microinstructions which are sent to the data path. The addressing circuit is responsible for selecting a microinstruction from the control memory. The addressing part of the CMCU is implemented using LUT tables, while the control memory is implemented using embedded memory blocks (EMB). Partitioning the set of operational linear chains (OLC) into pseudoeqivalent classes of chains (POLC) is used in all structures to reduce the size of the CMCU addressing part. The codes of POLCs are stored in the control memory by extending the microinstruction format or by inserting additional control microinstructions (Figs. 2, 3 and 4). The CMCU structures were tested using linear graph-schemes of the algorithm (see Tab. 1). The synthesis was made in Xilinx ISE and Altera Quartus for FPGA and CPLD devices. The synthesis results (Figs. 5 and 6) show that the size of the combinational part for the tested CMCU structures can be reduced by 20% to 50% depending on the CMCU structure (when compared to the base structure - average results). The results also show that the natural binary encoding and Gray's encoding are best for POLC classes. Both encodings give the smallest size of the addressing part and require less control memory space.
Dostawca treści:: Biblioteka Nauki

Artykuł

na półce

Skocz do pozycji: 8.

Tytuł:: Implementacja sprzętowa algorytmu MD5 w układach FPGA z użyciem mikroprogramowanego układu sterującego
Hardware implementation of MD5 algorithm in FPGAs using compositional microprogram control unit
Autorzy:: Barkalov, A.
Titarenko, L.
Bieganowski, J.
Tematy:: mikroprogramowany układ sterujący
osadzony blok pamięci
algorytm MD5
FPGA
MD5
compositional microprogram control unit (CMCU)
field programmable gate array (FPGA)
Embedded Memory Block; Pokaż więcej
Wydawca:: Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Powiązania:: https://bibliotekanauki.pl/articles/155117.pdf Link otwiera się w nowym oknie
Opis:: W artykule przedstawiona została koncepcja implementacji sprzętowej algorytmu MD5 z wykorzystaniem mikroprogramowanego układu sterującego. Cechą charakterystyczną rozwiązania jest wykorzystanie osadzonych bloków pamięci do realizacji układu sterującego. Przedstawione rozwiązanie jest przeznaczone przede wszystkim do realizacji w układach FPGA. W artykule przedstawione zostały wyniki syntezy kilku wybranych struktur układów mikroprogramowanych. Otrzymane wyniki zostały porównane do typowej realizacji w postaci automatu Moore'a.
The paper presents an example of application of Compositional Microprogram Control Unit (CMCU) to hardware implementation of MD5 algorithm. The MD5 algorithm is a widely used hash function with a 128-bit hash value. MD5 is used in many security applications, for example to hash passwords in FreeBSD operating system [14]. MD5 is also commonly used to check the integrity of files. MD5 was designed by Ron Rivest in 1991 [10]. Other similar algorithms are SHA [7] and RIPEMD [6]. The hardware implementation of MD5 in FPGAs is usually based on embedded memory blocks (EMB) because the algorithm uses a lot of constants during calculations [8]. In the paper the authors present an alternative solution in which constants are generated by CMCU (Fig. 3) circuit. The CMCU is also based on EMB. It can generate constants for MD5 and also signals for other tasks. The research results show that CMCU requires less hardware amount when compared to traditional Moore FSM (Tab. 1). The results were obtained using Xilinx ISE 12.1 and Xilinx Spartan-3 (xc3s50-5pq208) [13]. The models of control units were generated by the authors' software.
Dostawca treści:: Biblioteka Nauki

Artykuł

na półce

Skocz do pozycji: 9.

Tytuł:: Reduction in the number of LUT elements for control units with code sharing
Autorzy:: Barkalov, A.
Titarenko, L.
Bieganowski, J.
Tematy:: mikroprogramowany układ sterujący
współdzielenie kodów
układ programowalny
tablica przeglądowa
field programmable gate array (FPGA)
lookup table
design
Embedded Memory Block
compositional microprogram control unit (CMCU)
code sharing
operational linear chain; Pokaż więcej
Wydawca:: Uniwersytet Zielonogórski. Oficyna Wydawnicza
Powiązania:: https://bibliotekanauki.pl/articles/908135.pdf Link otwiera się w nowym oknie
Opis:: Two methods are proposed targeted at reduction in the number of look-up table elements in logic circuits of compositional microprogram control units (CMCUs) with code sharing. The methods assume the application of field-programmable gate arrays for the implementation of the combinational part of the CMCU, whereas embedded-memory blocks are used for implementation of its control memory. Both methods are based on the existence of classes of pseudoequivalent operational linear chains in a microprogram to be implemented. Conditions for the application of the proposed methods and examples of design are shown. Results of conducted experiments are given.
Dostawca treści:: Biblioteka Nauki

Artykuł

na półce

Skocz do pozycji: 10.

Tytuł:: Meta-analysis of the research impact of Baddeley’s multicomponent working memory model and Cowan’s embedded-processes model of working memory: A bibliometric mapping approach
Autorzy:: Gruszka, Aleksandra
Orzechowski, Jarosław
Tematy:: multicomponent working memory model
embedded-processes model of working memory
meta-analysis
co-word analysis
bibliometric map; Pokaż więcej
Wydawca:: Polska Akademia Nauk. Czasopisma i Monografie PAN
Powiązania:: https://bibliotekanauki.pl/articles/430623.pdf Link otwiera się w nowym oknie
Opis:: In this study bibliometric mapping method was employed to visualise the current research trends and the impact of the two most influential models of working memory, namely: A. D. Baddeley and G. J. Hitch’s (1974) multicomponent working memory model and N. Cowan’s (1988) embedded-processes model of working memory. Using VOSviewer software two maps were generated based on the index-term words extracted from the research papers citing Baddeley (2000) and Cowan (2001), respectively. The maps represent networks of co-occurrences of index terms and can be interpreted as an indication of the main research fields related to the examined models of WM. The results of the analysis revealed that the spheres of influence of the two main conceptualisations of WM are rather different than similar. Although the first two clusters, i.e. “brain mapping” and “higher-level cognition and development” are present in both maps, their relative importance varies. The remaining clusters are unique to each map. Baddeley’s theory seems to have a greater influence on “neuropsychology”, while Cowan’s theory - on basic research on “biological systems”, including the nervous system in humans and animals. The second difference between these theories concerns their relations to functions and dysfunctions associated with particular sensory modalities: in Baddelay’s theory with the “auditory modality” cluster, and in Cowan’s - with the “visual modality” one.
Dostawca treści:: Biblioteka Nauki

Artykuł

na półce

Informacja

Wyszukujesz frazę "embedded memory" wg kryterium: Temat