Temat: CMOS circuits - Prolib Integro

Skocz do pozycji: 1.

Tytuł:: Realizacje układów odwracalnych w technologiach półprzewodnikowych
Implementation of reversible circuits in semiconductor technologies
Autorzy:: Szyprowski, M.
Kerntopf, P.
Tematy:: układy odwracalne
układy CMOS
reversible circuits
CMOS circuits; Pokaż więcej
Data publikacji:: 2011
Powiązania:: https://bibliotekanauki.pl/articles/155006.pdf Link otwiera się w nowym oknie
Źródło:: Pomiary Automatyka Kontrola; 2011, R. 57, nr 8, 8; 911-913
0032-4140
Pojawia się w:: Pomiary Automatyka Kontrola
Opis:: Dziedzina syntezy odwracalnych układów logicznych jest rozwijana bardzo intensywnie. Zaproponowane zostały nawet konstrukcje układów odwracalnych z klasycznych elementów półprzewodnikowych. Wykazują one szereg zalet, m.in. mogą być stosowane jako układy o bardzo małym poborze mocy lub są w stanie realizować pewne klasy algorytmów obliczeń kwantowych. W poniższym referacie przedstawiamy przegląd rozwiązań realizacji układów odwracalnych z wykorzystywaniem klasycznych elementów półprzewodnikowych.
Synthesis of reversible functions (i.e. bijective mappings) is an emerging research area. It is mainly motivated by advances in quantum computing and application of reversible circuits to quantum computing. However, some research has also been done in the area of implementation of reversible circuits in classic semiconductor technologies. Such circuits, built mainly from CMOS transistors, reveal their advantages. They can be successfully applied to the area of low power design. Recently, more attention has also been given to such circuits as they can also be used to implement some classes of quantum algorithms and take the advantage of quantum computing to stretch the limits of the classical computation paradigms. This paper gives an overview of the present advances in the field of reversible circuits built in semiconductor technologies. It describes reversible circuits built from CMOS transistor based switching networks and principles of adiabatic circuits. The last part of the paper presents the foundation of quantum computatiosn that can be realized by reversible circuits with asynchronous feedback.
Dostawca treści:: Biblioteka Nauki

Artykuł

na półce

Skocz do pozycji: 2.

Tytuł:: Fast Low Voltage Analog Four-Quadrant Multipliers Based on CMOS Inverters
Autorzy:: Machowski, W.
Kuta, S.
Jasielski, J.
Kołodziejski, W.
Tematy:: analog VLSI
four-quadrant multiplier
CMOS circuits
low voltage circuits; Pokaż więcej
Data publikacji:: 2010
Powiązania:: https://bibliotekanauki.pl/articles/226683.pdf Link otwiera się w nowym oknie
Źródło:: International Journal of Electronics and Telecommunications; 2010, 56, 4; 381-386
2300-1933
Pojawia się w:: International Journal of Electronics and Telecommunications
Opis:: The paper presents quarter-square analog four-quadrant multipliers, based on proprietary architecture using four CMOS inverters. The most important upgrade on already published own circuit implementation is the use of the same inverter "core" of the circuit with completely redesigned auxiliary and steering blocks. Two variants of new driving peripherals are considered: one with differential pair, the second with CMOS inverters. The proposed circuit solutions are suitable for RF applications in communication systems due to simple architecture comprising building blocks with RF CMOS transistors having sufficiently large biasing currents. Postlayout simulation results done on the basis of 180nm CMOS UMC Foundry Design Kit are also presented.
Dostawca treści:: Biblioteka Nauki

Artykuł

na półce

Skocz do pozycji: 3.

Tytuł:: Analogue CMOS ASICs in image processing systems
Autorzy:: Jendernalik, W.
Blakiewicz, G.
Handkiewicz, A.
Melosik, M.
Tematy:: analog CMOS circuits
early vision processing
switched current filters; Pokaż więcej
Data publikacji:: 2013
Powiązania:: https://bibliotekanauki.pl/articles/221661.pdf Link otwiera się w nowym oknie
Źródło:: Metrology and Measurement Systems; 2013, 20, 4; 613-622
0860-8229
Pojawia się w:: Metrology and Measurement Systems
Opis:: In this paper a survey of analog application specific integrated circuits (ASICs) for low-level image processing, called vision chips, is presented. Due to the specific requirements, the vision chips are designed using different architectures best suited to their functions. The main types of the vision chip architectures and their properties are presented and characterized on selected examples of prototype integrated circuits (ICs) fabricated in complementary metal oxide semiconductor (CMOS) technologies. While discussing the vision chip realizations the importance of low-cost, low-power solutions is highlighted, which are increasingly being used in intelligent consumer equipment. Thanks to the great development of the automated design environments and fabrication methods, new, so far unknown applications of the vision chips become possible, as for example disposable endoscopy capsules for photographing the human gastrointestinal tract for the purposes of medical diagnosis.
Dostawca treści:: Biblioteka Nauki

Artykuł

na półce

Skocz do pozycji: 4.

Tytuł:: CMOS implementation of an analogue median filter for image processing in real time
Autorzy:: Jendernalik, W.
Jakusz, J.
Blakiewicz, G.
Szczepański, S.
Tematy:: analogue CMOS circuits
early vision processing
median filter
low-power; Pokaż więcej
Data publikacji:: 2013
Powiązania:: https://bibliotekanauki.pl/articles/202129.pdf Link otwiera się w nowym oknie
Źródło:: Bulletin of the Polish Academy of Sciences. Technical Sciences; 2013, 61, 3; 725-730
0239-7528
Pojawia się w:: Bulletin of the Polish Academy of Sciences. Technical Sciences
Opis:: An analogue median filter, realised in a 0.35 μm CMOS technology, is presented in this paper. The key advantages of the filter are: high speed of image processing (50 frames per second), low-power operation (below 1.25 mW under 3.3 V supply) and relatively high accuracy of signal processing. The presented filter is a part of an integrated circuit for image processing (a vision chip), containing: a photo-sensor matrix, a set of analogue pre-processors, and interface circuits. The analysis of the main parameters of the considered median filter is presented. The discussion of important limitations in the operation of the filter due to the restrictions imposed by CMOS technology is also presented.
Dostawca treści:: Biblioteka Nauki

Artykuł

na półce

Skocz do pozycji: 5.

Tytuł:: Fast Determination of Similarity Between Two Vectors by Means of Analog CMOS Technique
Autorzy:: Wojtyna, R.
Tematy:: hardware signal processing
fast Euclidean distance calculation
analog CMOS circuits; Pokaż więcej
Data publikacji:: 2010
Powiązania:: https://bibliotekanauki.pl/articles/226703.pdf Link otwiera się w nowym oknie
Źródło:: International Journal of Electronics and Telecommunications; 2010, 56, 4; 417-422
2300-1933
Pojawia się w:: International Journal of Electronics and Telecommunications
Opis:: In this paper, an analog approach to determining a resemblance between two multidimensional vectors is proposed. As the resemblance measure, Euclidean distance is used. The main advantage of the presented method is a very high speed of the Euclidean-distance-measure calculations. The achieved high speed results from the fact that most of arithmetic operations needed to realize the calculations are carried out in parallel. This concerns the required operations of squaring a difference of two corresponding components of the compared vectors. Operating in a transconductane mode (voltage difference squaring transconductors) and a current mode (output square-root extracting circuit), our CMOS circuit is power saving. Its low-power operation results from the fact that sub-circuits of our calculator responsible for the squaring operations (a great number of them in case of large multidimensional vectors) consume no power in the absence of input signals. This takes place when corresponding components of the compared vectors are both equal to zero. The circuit also consumes a reasonably low amount of energy when processing (comparing) a different from zero input data (corresponding vector components). A simplified description of the applied differential squaring transconductors as well as the output current-mode square-root extraction circuit is given and a problem of good cooperation between them is discussed and proper solutions indicated. SPICE simulation results are shown to be in a good agreement with the theory presented.
Dostawca treści:: Biblioteka Nauki

Artykuł

na półce

Skocz do pozycji: 6.

Tytuł:: Automatic tuning of a resonant circuit in wireless power supply systems for biomedical sensors
Autorzy:: Blakiewicz, G.
Jakusz, J.
Jendernalik, W.
Szczepański, S.
Tematy:: CMOS circuits
automatic tuning
impedance matching
resonant circuit
układy CMOS
tuning
impedancja
obwód rezonansowy; Pokaż więcej
Data publikacji:: 2016
Powiązania:: https://bibliotekanauki.pl/articles/201440.pdf Link otwiera się w nowym oknie
Źródło:: Bulletin of the Polish Academy of Sciences. Technical Sciences; 2016, 64, 3; 641-646
0239-7528
Pojawia się w:: Bulletin of the Polish Academy of Sciences. Technical Sciences
Opis:: In this paper, a tuning method of a resonant circuit suited for wireless powering of miniature endoscopic capsules is presented and discussed. The method allows for an automatic tuning of the resonant frequency and matching impedance of a full wave rectifier loading the resonant circuit. Thereby, the receiver tunes so as to obtain the highest power efficiency under given conditions of transmission. A prototype receiver for wireless power reception, fabricated in in AMS CMOS 0.35 μm technology, was used to verify correct operation of the proposed tuning. The prototype system produces a stable supply voltage, adjustable in the range of 1.2–1.8 V at a maximum output current of 100–67 mA, which is sufficient to power a typical endoscopic capsule.
Dostawca treści:: Biblioteka Nauki

Artykuł

na półce

Skocz do pozycji: 7.

Tytuł:: A MOSFET only, step-up DC DC micro power converter, for solar energy harvesting applications
Autorzy:: Carvalho, C.
Paulino, N.
Tematy:: układy CMOS
elektronika
energia zbiorów
układy zarządzania energią
komórki fotowoltaiczne
CMOS circuits
electronics
energy harvesting
power management circuits
PV cells; Pokaż więcej
Data publikacji:: 2010
Powiązania:: https://bibliotekanauki.pl/articles/398057.pdf Link otwiera się w nowym oknie
Źródło:: International Journal of Microelectronics and Computer Science; 2010, 1, 2; 112-119
2080-8755
2353-9607
Pojawia się w:: International Journal of Microelectronics and Computer Science
Opis:: In this paper, a step-up micro power converter for solar energy harvesting applications is presented. The circuit is based on a switched-capacitor voltage doubler architecture with MOSFET capacitors, which results in an area approximately eight times smaller than using MiM capacitors for the 0.13 žm CMOS technology. In order to compensate for the loss of efficiency, due to the larger parasitic capacitances, a charge reutilization scheme is employed. The circuit uses a phase controller, designed specifically to work with the series of two PV cells, in order to regulate the output voltage to 1.2 V. Electrical simulations of the circuit, together with an equivalent electrical model of a PV cell, show that the circuit can deliver a power of 536.1 žW to the load, while drawing a power of 799.8 žW from two PV cells stacked in series, corresponding to a maximum efficiency of 67%.
Dostawca treści:: Biblioteka Nauki

Artykuł

na półce

Skocz do pozycji: 8.

Tytuł:: Weryfikacja czasów obliczeń heurystycznych algorytmów redukcji poboru mocy układów cyfrowych CMOS
Computational time verification of heuristic algorithms forlIow power design of CMOSs circuits
Autorzy:: Szcześniak, W.
Tematy:: redukcja poboru mocy
cyfrowe układy CMOS
heurystyczne algorytmy redukcji poboru mocy
low power design
digital CMOS circuits
heuristic low power design algorithms; Pokaż więcej
Data publikacji:: 2008
Powiązania:: https://bibliotekanauki.pl/articles/268918.pdf Link otwiera się w nowym oknie
Źródło:: Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej; 2008, 25; 151-154
1425-5766
2353-1290
Pojawia się w:: Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej
Opis:: W pracy zaprezentowano przeprowadzoną komputerową weryfikację czasów obliczeń piętnastu nowoutworzonych algorytmów heurystycznych dla potrzeb redukcji poboru mocy cyfrowych układów CMOS. W zrealizowanych badaniach eksperymentalnych wykorzystano ogólnodostępne przykłady testowe ISCAS, zaczerpnięte z laboratorium CBL. Uzyskane wyniki pozwalają na akceptację nowoopracowanych algorytmów redukcji poboru mocy układów CMOS z punktu widzenia ich złożoności obliczeniowej.
This paper presents a computer verification of computational complexity of 15 newly elaborated heuristic algorithmsfor low power design of digital CMOS circuits. The verified algorithms were tested against a set of commonly available ISCAS benchmarks from CBL laboratory. The computational complexities of the tested heuristic algorithms were verified experimentally.
Dostawca treści:: Biblioteka Nauki

Artykuł

na półce

Skocz do pozycji: 9.

Tytuł:: Cascode ampliﬁers with low-gain variability and gain enhancement using a body-biasing technique
Autorzy:: Pereira, N
Oliveira, L. B.
Goes, J.
Oliveira, J. P.
Tematy:: ampliﬁer
body-biasing
cascode
CMOS analog circuits
PVT compensation
wzmacniacz
kaskoda
układy analogowe CMOS
kompensacja PVT; Pokaż więcej
Data publikacji:: 2013
Powiązania:: https://bibliotekanauki.pl/articles/398063.pdf Link otwiera się w nowym oknie
Źródło:: International Journal of Microelectronics and Computer Science; 2013, 4, 3; 98-102
2080-8755
2353-9607
Pojawia się w:: International Journal of Microelectronics and Computer Science
Opis:: This paper presents a simple circuit technique to reduce gain variability with PVT variations in cascode ampliﬁers using a body-biasing scheme, while enhancing the overall gain of the ampliﬁer. Simulation results of a standard telescopic-cascode ampliﬁer, in two different nanoscale CMOS technologies (130 nm and 65 nm) show that the proposed compensated circuit ampliﬁer exhibits a (DC) gain variability smaller (below ± 0.5 dB) than the original (uncompensated) circuit, while reaching a gain enhancement of about 3 dB. The required auxiliary biasing circuit dissipates around 5% of the main ampliﬁer circuit.
Dostawca treści:: Biblioteka Nauki

Artykuł

na półce

Skocz do pozycji: 10.

Tytuł:: The Impact of Noise and Mismatch on SAR ADCs and a Calibratable Capacitance Array Based Approach for High Resolutions
Autorzy:: Mueller, J. H.
Strache, S.
Busch, L.
Wunderlich, R.
Heinen, S.
Tematy:: analog-digital conversion
analog-digital integrated circuits
calibration
CMOS integrated circuits
mathematical model
MATLAB
mixed analog digital integrated circuits
noise
numerical simulation
prediction methods; Pokaż więcej
Data publikacji:: 2013
Powiązania:: https://bibliotekanauki.pl/articles/226396.pdf Link otwiera się w nowym oknie
Źródło:: International Journal of Electronics and Telecommunications; 2013, 59, 2; 161-167
2300-1933
Pojawia się w:: International Journal of Electronics and Telecommunications
Opis:: This paper describes widely used capacitor structures for charge-redistribution (CR) successive approximation register (SAR) based analog-to-digital converters (ADCs) and analyzes their linearity limitations due to kT/C noise, mismatch and parasitics. Results of mathematical considerations and statistical simulations are presented which show that most widespread dimensioning rules are overcritical. For high-resolution CR SAR ADCs in current CMOS technologies, matching of the capacitors, influenced by local mismatch and parasitics, is a limiting factor. For high-resolution medium-speed CR SAR ADCs, a novel capacitance array based approach using in-field calibration is proposed. This architecture promises a high resolution with small unit capacitances and without expensive factory calibration as laser trimming.
Dostawca treści:: Biblioteka Nauki

Artykuł

na półce

Informacja

Wyszukujesz frazę "CMOS circuits" wg kryterium: Temat