Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

Wyszukujesz frazę "CPLD" wg kryterium: Temat


Tytuł:
Synteza logiczna zespołu funkcji ukierunkowana na minimalizację liczby wykorzystywanych bloków logicznych PAL w oparciu o zmodyfikowany graf wyjść
The Logic Synthesis of the Multi-Output Boolean Function Directed to PAL Logic Block Number Minimization Based on a Modified Graphs Nodes
Autorzy:
Kubica, M.
Kania, D.
Tematy:
synteza logiczna
graf wyjść
układ CPLD
logic synthesis
graph's nodes
CPLD structure
Pokaż więcej
Data publikacji:
2011
Powiązania:
https://bibliotekanauki.pl/articles/156944.pdf  Link otwiera się w nowym oknie
Źródło:
Pomiary Automatyka Kontrola; 2011, R. 57, nr 7, 7; 737-740
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Opis:
W artykule przedstawiono metodę implementacji zespołu funkcji prowadzącą do ograniczenia liczby wykorzystywanych bloków PAL. Istota metody tkwi w dopasowaniu opisu zespołu funkcji do charakterystycznej cechy każdego układu CPLD, jaką jest liczba iloczynów pojedynczego bloku PAL. Metoda wykorzystuje graf wyjść w zmodyfikowanej postaci, zawierający informacje na temat stopnia wykorzystania iloczynów w strukturze PAL. Wyniki eksperymentów wskazują, że wykorzystanie zmodyfikowanego grafu wyjść w procesie syntezy prowadzi do efektywniejszego wykorzystania zasobów struktury CPLD, w stosunku do metod implementacji opartych na klasycznym grafie wyjść.
The article is concerned with the implementation method of the multi-output Boolean function that leads to the limitation of the number of the PAL (Programmable Array Logic) logic blocks used. The essence of this technique is to match the description of a multi-output function to the distinctive feature of an each CPLD (Complex Programmable Logic Device) structure which is the number of terms of a single PAL block. This distinctive feature of a PAL block is best illustrated in the form of a picture (see Fig. 1) in which the number of terms is marked as k. Apart from that, the main purpose of the method is to apply a modified graph of outputs to present the degree to which terms were used in a given PAL block. In this article, the authors also present the operations of pasting and splitting in a modified graph of outputs thanks to which the degree of the terms used can be significantly improved. The process is presented in the form of three pictures (see Fig. 5, Fig. 6, Fig. 7). The experimental results show that the usage of a modified graph of outputs in the synthesis process enables to use the CPLD structure in a much more effective way (see Tab. 1) than in the case of the implementation method which is based on a classical graph of outputs. In the penultimate chapter proper conclusions were drawn on the experiment basis. The article ends with a bibliography list which presents all the works used by the authors while writing.
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Implementacja kontrolera SPI/PPI w układzie CPLD dla zastosowań z mikrokomputerem Raspberry PI
Implementation of the SPI/PPI controller in a CPLD structure for the systems with a Raspberry PI microcomputer
Autorzy:
Arnold, K.
Michalak, S.
Tematy:
Raspberry Pi
podsystem transmisji równoległej
kontroler magistrali
układy CPLD
PPI subsystem
bus controller
CPLD
Pokaż więcej
Data publikacji:
2014
Powiązania:
https://bibliotekanauki.pl/articles/972186.pdf  Link otwiera się w nowym oknie
Źródło:
Pomiary Automatyka Kontrola; 2014, R. 60, nr 7, 7; 462-464
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Opis:
W pracy wskazano potrzebę rozszerzania portów równoległych w systemach z komputerem Raspberry PI. Przedstawiono możliwości programowalnych układów peryferyjnych (PPI). Zaproponowano rozwiązanie problemu komunikacji komputera Raspberry z układami peryferyjnymi, polegające na wprowadzeniu kontrolera układów PPI, wyposażonego w interfejs SPI. Przedstawiono koncepcję integracji modułu SPI, dekodera adresów układów PPI i enkodera przerwań w strukturze CPLD. Zaprezentowano wyniki implementacji logiki kontrolera w układzie CPLD.
In this paper the necessity of increasing parallel I/O lines in a microprocessor system based on the Raspberry PI, a very popular small educational microcomputer, is described. The possibility of increasing parallel inputs and outputs with a programmable peripheral interface (PPI), and also hardware architecture of 82C55A is presented (Fig. 1). The cooperation rules between the central unit and PPI devices are given. The general block diagrams of the system with the Raspberry PI and the implemented PPI controller, with parallel and serial (SPI) interface, are shown and discussed (Fig. 2). An effective solution of communication between Raspberry PI and 82C55A PPI devices, using an external programmable controller with a simplified SPI, is suggested. The SPI/PPI controller takes over the duties of controlling the modes of 82C55A PPI devices, relieves the central unit and decreases the usage of I/O lines. The instruction sequences are composed of two bytes, the higher one includes codes for creating control signals for the controller and read/write cycles for 82C55A devices, the lower includes the data. The address and data words are written with the confirmation signal /STR (Fig. 3). The controller is responsible for PPI addressing and also takes over the tasks of decoding and receiving interrupts. This version of a controller was implemented in the XC9572XL (Xilinx) device, so we had additionally I/Os fully 5V (CMOS, TTL) tolerant, even though the core power supply of the Raspberry PI and its I/O lines were 3.3 volts. The Behavioral and Post-Fit Simulations results are shown (Figs. 4,5 and 6).
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Kontroler CPLD dla magistrali zewnętrznej mikrokomputera Raspberry PI
A CPLD controller for the external bus of a Raspbery PI microcomputer
Autorzy:
Arnold, K.
Michalak, S.
Tematy:
Raspberry Pi
podsystem transmisji równoległej
kontroler magistrali
układy CPLD
PPI subsystem
bus controller
CPLD
Pokaż więcej
Data publikacji:
2013
Powiązania:
https://bibliotekanauki.pl/articles/152312.pdf  Link otwiera się w nowym oknie
Źródło:
Pomiary Automatyka Kontrola; 2013, R. 59, nr 8, 8; 766-768
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Opis:
W pracy przedstawiono możliwości zwiększania liczby wejść i wyjść równoległych popularnego modułu Raspberry PI z wykorzystaniem programowalnych układów peryferyjnych (PPI). Wskazano na ograniczenia w zakresie rozszerzania portów równoległych, związane z liczbą dostępnych linii I/O Raspberry PI. Zaproponowano rozwiązanie wykorzystujące zewnętrzny kontroler implementowany w strukturze CPLD, odpowiedzialny za adresowanie układów PPI, przyjmowanie zgłoszeń przerwań i wystawienie na magistralę wektora przerwań.
In this paper the possibility of increasing parallel inputs and outputs in a microprocessor system based on an educational microcomputer Raspberry PI (Fig. 1) and a programmable peripheral interface (PPI) is presented. An example of multi-channel communication between the central processor unit, PPI devices and parallel interface modes for 82C55A PPI is described (Fig. 2). A system composed of a Raspberry PI unit, a hardware CPLD controller and four parallel transmission devices is proposed (Fig. 3). The external address/interrupt controller is responsible for external PPI addressing – the word address is written with a confirmation signal /LOAD (Fig. 5), and for registering interrupts. The controller takes over the tasks of decoding and interrupts receiving, so consequently minimizes the time required by the Raspberry PI for interruption of the current program, servicing of the peripheral units, and resumption of the interrupted program. The data bus can be implemented inside the CPLD, but also it is possible to use one of any external level translators with three-state output mode (OE signal). This controller was implemented in one of XC9500XL family devices (Tab. 1). For each device from this family the I/Os are fully 5V (CMOS, TTL) tolerant even though the core power supply of the Raspberry PI is 3.3 volts. In mixed (5V/3.3V/2.5V) systems, a controller can work with low power supply CPU. Use of this one programmable device gives us a chance for creating a flexible controller, which can work with different kind of 8-bit central units.
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Programowalny kontroler mikroprocesorowych układów transmisji równoległej z interfejsem SPI
A programmable controller of microprocessor PPI devices with SPI interface
Autorzy:
Arnold, K.
Michalak, S.
Tematy:
mikroprocesory
podsystem transmisji równoległej
kontroler magistrali
układy CPLD
microprocessors
PPI subsystem
bus controller
CPLD
Pokaż więcej
Data publikacji:
2013
Powiązania:
https://bibliotekanauki.pl/articles/153306.pdf  Link otwiera się w nowym oknie
Źródło:
Pomiary Automatyka Kontrola; 2013, R. 59, nr 8, 8; 803-805
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Opis:
W pracy wskazano możliwości zwiększenia liczby portów równoległych w systemach mikroprocesorowych i rozszerzenia trybów ich pracy z wykorzystaniem programowalnych układów peryferyjnych. Omówiono istniejące ograniczenia i zaproponowano rozwiązanie problemu multi-liniowej komunikacji mikrokontrolerów z otoczeniem przez sterowanie układów PPI z poziomu kontrolera CPLD. Zaprezentowano architekturę kontrolera, komunikującego się z jednostką centralną przez interfejs SPI. Przedstawiono wyniki implementacji kontrolera w strukturze CPLD.
In this paper the possibility of increasing parallel inputs and outputs in microprocessor systems with programmable peripheral interface (PPI) is presented. An idea of the PPI subsystem with a central processor unit (CPU), a serial programmed bus/address/interrupt controller and parallel transmission devices is proposed (Fig. 1). The Serial Peripheral Interface (SPI) communication protocol between the CPU and the controller is used for sending instructions and data, where the CPU works as a master and the controller as a slave. The controller is responsible for address decoding, data transferring and interrupts receiving (Fig. 2). The SPI interface minimizes the necessary I/O ports of CPU, therefore only two additional signals /STR and /INT0 are required. The instruction sequences and the data are composed of two bytes (Fig. 3), the higher one includes codes for creating control signals for the controller and read/write cycles for 82C55A devices (Tab. 1). The block diagram of the PPI subsystem with a CPLD controller and an ATmega 16A microcontroller is shown in Fig. 4. The controller was implemented in the XC9572XL device (Tab.2) and the Behavioral and Post-Fit Simulations were made for functional tests. The Xilinx XC9500XL family is fully 5V (CMOS, TTL) tolerant even though the core power supply is 3.3 volts, so the controller can work in mixed (5V/3.3V/2.5V) systems, with low power supply microprocessors. Use of this one programmable device give us a chance for creating a flexible controller, which can work with any kind of central units supported SPI interface.
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Mikroprocesor PicoBlaze na platformie CPLD w dydaktyce systemów wbudowanych
PicoBlaze microprocessor CPLD implementation for teaching embedded systems
Autorzy:
Łazoryszczak, M.
Tematy:
procesor programowy
CPLD
soft processor
Pokaż więcej
Data publikacji:
2012
Powiązania:
https://bibliotekanauki.pl/articles/156507.pdf  Link otwiera się w nowym oknie
Źródło:
Pomiary Automatyka Kontrola; 2012, R. 58, nr 7, 7; 638-640
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Opis:
W artykule przedstawiono wybrane aspekty implementacji mikroprocesora PicoBlaze na platformie uruchomieniowej CoolRunner-II CPLD Starter Kit. Szczególną uwagę poświęcono obsłudze portów wejścia/wyjścia, a także wykorzystaniu elementów wbudowanych w platformę, uwzględniając także zewnętrzne moduły rozszerzające. Ograniczenia zasobów układu CPLD wymagają praktycznego zastosowania dekompozycji funkcjonalnej systemu. Jako przykłady aplikacji przedstawiono sterowanie diodami oraz wbudowanym wyświetlaczem siedmiosegmentowym.
In this paper selected aspects of soft processor implementation in CPLD platform are presented. The processor considered here is PicoBlaze. The code of this model is available from Xilinx after registration. The hardware platform is CoolRunner-II CPLD Starter Kit. It is possible to extend simply the base configuration of the board with number of additional modules called Pmods (Fig. 1). The paper presents the main features of PicoBlaze from the teaching of embedded systems point of view. A few paragraphs show the organization of I/O ports and possibilities of their modifications (Fig. 2). Next the main flow of project files is shown (Fig. 3) including compilation and implementation processes. There are three applications used for compare purposes. The first one is the empty loop, the second one is "moving" LED and the third one is seven segment display control. The sample way of modifying selected project files in order to change available I/O ports is presented. Fig. 5 shows the RTL level schematic of the system running LED display control application with particular emphasis on I/O handling. The limitations of implementations as well as advantages of the proposed approach are shown. The main advantage for teaching embedded systems is necessity of common hardware and software design in case of adapting to the platform constraints.
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Częstościomierz z układem CPLD i mikroprocesorem AVR
Frequency meter with CPLD and AVR microprocessor
Autorzy:
Michalak, S.
Tematy:
CPLD
AVR
częstościomierz
mikroprocesor
frequency meter
microprocessor
Pokaż więcej
Data publikacji:
2012
Powiązania:
https://bibliotekanauki.pl/articles/156645.pdf  Link otwiera się w nowym oknie
Źródło:
Pomiary Automatyka Kontrola; 2012, R. 58, nr 7, 7; 567-568
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Opis:
W artykule przedstawiono układ częstościomierza, zrealizowanego w strukturze reprogramowalnej CPLD i 8-bitowym mikroprocesorze. Część zadań związana ze zliczaniem impulsów implementowana jest w układzie programowalnym (układy liczników, rejestrów, multipleksera), część zadań związana z obróbką danych i prezentacją wyniku, realizowana jest programowo w mikroprocesorze. Przedstawiono przykład zmiany koncepcji realizacji układów licznikowych, pozwalający na optymalne wykorzystanie zasobów obu układów.
In this paper a simple frequency meter based on CPLD and 8-bit microprocessor is presented. This is an example, where typical functions were divided into hardware and software parts (so-called Software Hardware Co-Design Structure). The hardware part (counters, registers, multiplexer) was implemented inside a programmable device XC9572XL - Xilinx (Fig. 1), the software part was made with an 8-bit AVR ATmega88 microprocessor (Atmel). Cooperation of the CPLD device and microprocessor gives a very flexible structure (Fig. 2) which can be easily modified both in hardware and software. An example of modification inside CPLD is shown in Fig. 3. In this case the other structure of a counter and register is proposed. There is one 28-bit counter instead of a cascade of decimal counters and the necessary changes can be easily reprogrammed both inside the CPLD structure and in the program code for a microprocessor, without any changes in connections between these devices. The frequency meter can work from 1 Hz to 99 999 999 Hz and presents results on an LCD display. The measurement accuracy depends mainly on the quality of the clock signal STROBE. This signal - for counters and registers - comes from a microprocessor and can be from different sources such as eg. a microprocessor internal clock or an external temperature compensated crystal oscillator (TCXO). The measurement accuracy depends on a kind of a source. This frequency meter is programmed by students, as one of the laboratory exercises.
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Implementacja kontrolera mikroprocesorowych układów transmisji równoległej w strukturach CPLD
Implementation of a hardware controller of microprocessor PPI devices in CPLD structures
Autorzy:
Arnold, K.
Michalak, S.
Tematy:
systemy mikroprocesorowe
transmisja równoległa
układy CPLD
dekodowanie adresów
kontroler przerwań
microprocessor systems
parallel transmission
CPLD
address decoding
interrupt controller
Pokaż więcej
Data publikacji:
2012
Powiązania:
https://bibliotekanauki.pl/articles/156511.pdf  Link otwiera się w nowym oknie
Źródło:
Pomiary Automatyka Kontrola; 2012, R. 58, nr 7, 7; 635-637
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Opis:
W pracy przedstawiono możliwości zwiększania liczby wejść i wyjść równoległych w systemach mikroprocesorowych z wykorzystaniem programowalnych układów peryferyjnych. Wskazano ograniczenia w zakresie rozszerzania portów równoległych i zaproponowano rozwiązanie problemu multi-liniowej komunikacji mikrokontrolerów z otoczeniem przez sterowanie zewnętrznych specjalizowanych układów peryferyjnych z poziomu kontrolera CPLD, odpowiedzialnego za dekodowanie adresów wejścia/wyjścia i przyjmowanie zgłoszeń przerwań.
In this paper the possibility of increasing parallel inputs and outputs in microprocessor systems with a programmable peripheral interface (PPI) is presented. The requirements and restrictions associated with expanding parallel ports for microprocessors with internal bus and microprocessors with external access memory are described. The basic system with a central processor unit and parallel transmission device(s) is described (Fig. 1) and parallel interface modes for 82C55A PPI are shown (Figs. 2, 3). An example of multi-channel communication between a microcontroller and external units, with hardware CPLD controller and PPI devices, is given. The controller is responsible for input/output address decoding and interrupts receiving (Fig. 4). The external address/interrupt controller minimizes the time required by the microcomputer for interruption of the current program, servicing of the peripheral units, and resumption of the interrupted program. The basic requirements for programmable devices working as controllers in input/output parallel integrated subsystems are shown. The controller was implemented in one of XC9500XL family devices (Tab. 1). For each device from this family the I/Os are fully 5V (CMOS, TTL) tolerant even though the core power supply is 3.3 volts. In mixed (5V/3.3V/2.5V) systems a controller can work with low power supply microprocessors (Fig. 5). Use of this one programmable device gives us a chance for creating a flexible controller (Fig. 6) which can work with different kinds of 8-bit central units.
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Mikroprocesorowy układ sterowania do trójpoziomowego przekształtnika napięcia
Microprocessor control system for a three-level voltage converter
Autorzy:
Korzeniewski, M.
Tematy:
DSP
CPLD
PWM
przekształtnik trójpoziomowy
three-level converter
Pokaż więcej
Data publikacji:
2010
Powiązania:
https://bibliotekanauki.pl/articles/158440.pdf  Link otwiera się w nowym oknie
Źródło:
Pomiary Automatyka Kontrola; 2010, R. 56, nr 4, 4; 308-311
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Opis:
W artykule zaprezentowano mikroprocesorowy układ sterowania zaprojektowany na potrzeby sterowania przekształtnikami trójpoziomowymi. Dzięki zastosowaniu jednostki obliczeniowej typu DSP (digital signal processor) układ sterowania charakteryzuje się wysoką wydajnością obliczeniową co umożliwia realizację skomplikowanych algorytmów sterowania w czasie rzeczywistym. Otwarta architektura systemu mikroprocesorowego zapewnia łatwą i szybką rozbudowę dzięki czemu możliwe jest zastosowanie układu w różnych aplikacjach przemysłowych.
The paper presents a microprocessor control system (Fig. 1) consisting of: a processor card (Fig. 3), an AD/DA converter card (Fig. 5), an interface card (PWM, deadtime, watchdog timer) for a voltage converter (Fig. 6) and a keyboard interface with LCD display (Fig. 7). The microprocessor control system was designed according to requirements for a three-level converter. Due to application of a floating point DSP (digital signal processor) unit, the system is characterised by high efficiency, which enables it to realise complicated control algorithms in real time. The open microprocessor control system architecture providing easy and fast development (Fig. 2) makes it possible to apply this system to industry. The presented control system is very useful for labora-tories having AC/DC converters and DC/AC two and three-level converters. The microprocessor control system with a DSP unit is used for realisation of complex control algorithms, e.g. the ones described in [9, 10, 11].
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Optimization of control unit based on construction of CPLD
Optymalizacja jednostki kontrolnej bazująca na budowie układów CPLD
Autorzy:
Barkalov, A.
Titarenko, L.
Smoliński, Ł.
Tematy:
CPLD
PAL
mikroprogram control unit
microprogram control unit
Pokaż więcej
Data publikacji:
2012
Powiązania:
https://bibliotekanauki.pl/articles/156385.pdf  Link otwiera się w nowym oknie
Źródło:
Pomiary Automatyka Kontrola; 2012, R. 58, nr 1, 1; 93-96
0032-4140
Pojawia się w:
Pomiary Automatyka Kontrola
Opis:
The method of hardware reduction dedicated for a compositional microprogram control unit implemented in CPLD is proposed. The method is based on using more than one source of microinstruction address. Such an approach enables decreasing the number of logic blocks used for implementation of the controller in the target CPLD. The paper presents the conditions required to use the method and a calculation example of its application.
W artykule przedstawiona została metoda zmniejszenia powierzchni sterowników sprzętowych realizowanych w układach typu CPLD. Wprowadzono modyfikacje w strukturze sterownika, modyfikacje których głównym zadaniem jest redukcja liczby wykorzystanych elementów logicznych podczas implementacji sterownika w układach CPLD. Zaprezentowana została bazowa metodologia projektowa, dla której wprowadzono odpowiednie modyfikacje. Modyfikacje, które pozwalają zmniejszyć liczbę potrzebnych elementów logicznych wykorzystanych przy implementacji realizowanego sterownika. Przedstawione modyfikacje bazują na wykorzystaniu więcej niż jednego źródła danych przy wyznaczaniu kolejnego adresu mikroinstrukcji. W artykule przedstawiony został schemat logiczny dla zmodyfikowanej struktury sterownika. Zaprezentowano i omówiono warunki potrzebne do zastosowania zaprezentowanej metody oraz podano odpowiednie przykłady obliczeniowe. W artykule przedstawione zostały wyniki oraz wnioski z badań przeprowadzonych przez autorów.
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
An implementation of binaural sound source localization in programmable devices
Autorzy:
Łazoryszczak, M.
Wernik, C.
Tematy:
CPLD
FPGA
programmable devices
binaural localization
time delay estimation
Pokaż więcej
Data publikacji:
2016
Powiązania:
https://bibliotekanauki.pl/articles/114224.pdf  Link otwiera się w nowym oknie
Źródło:
Measurement Automation Monitoring; 2016, 62, 12; 396-398
2450-2855
Pojawia się w:
Measurement Automation Monitoring
Opis:
In this paper an example of hardware implementation of binaural sound source localization is presented. Using only two microphones, which correspond approximately to binaural hearing, limits the possibility of exact sound source localization. In contrast to human auditory system (HAS), only the angle of arrival determination is possible in implemented system. Moreover, the angle of arrival (AoA) could be determined here in a limited range of values located on a half-plane. First, the base formulas used by implemented algorithm are shown. Next, selected hardware platforms and peripheral modules are described. The VHDL tools for synthesis and implementation are used. Finally, resources consumed by hardware CPLD/FPGA implementation and selected test results are presented.
Dostawca treści:
Biblioteka Nauki
Artykuł

Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies