Temat: FSM - Prolib Integro

Skocz do pozycji: 1.

Tytuł:: Improving the LUT count for Mealy FSMs with transformation of output collections
Autorzy:: Barkalov, Alexander
Titarenko, Larysa
Mazurkiewicz, Małgorzata
Tematy:: Mealy FSM
FPGA
LUT
state code
FSM
kod stanu; Pokaż więcej
Wydawca:: Uniwersytet Zielonogórski. Oficyna Wydawnicza
Powiązania:: https://bibliotekanauki.pl/articles/2172120.pdf Link otwiera się w nowym oknie
Opis:: A method is proposed which aims at reducing the number of LUTs in the circuits of FPGA-based Mealy finite state machines (FSMs) with transformation of collections of outputs into state codes. The reduction is achieved due to the use of two-component state codes. Such an approach allows reducing the number of state variables compared with FSMs based on extended codes. There are exactly three levels of LUTs in the resulting FSM circuit. Each partial function is represented by a single-LUT circuit. The proposed method is illustrated with an example of synthesis. The experiments were conducted using standard benchmarks. They show that the proposed method produces FSM circuits with significantly smaller LUT counts compared with those produced by other investigated methods (Auto and One-hot of Vivado, JEDI, and transformation of output collection codes into extended state codes). The LUT count is decreased by, on average, from 9.86% to 59.64%. The improvement of the LUT count is accompanied by a slightly improved performance. The maximum operating frequency is increased, on average, from 2.74% to 12.93%. The advantages of the proposed method become more pronounced with increasing values of FSM inputs and state variables.
Dostawca treści:: Biblioteka Nauki

Artykuł

na półce

Skocz do pozycji: 2.

Tytuł:: Minimization of finite state machines by states merging
Autorzy:: Salauyou, V.
Tematy:: finite state machine
minimization
state merging
FSM transitions
FSM input variables
digital systems; Pokaż więcej
Wydawca:: Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Powiązania:: https://bibliotekanauki.pl/articles/114664.pdf Link otwiera się w nowym oknie
Opis:: The paper presents a method for minimization of finite state machines (FSMs) with unspecified values of output variables. The proposed method is based on merging of two states. In addition to reduction of the FSM states, the method also allows reducing the number of FSM transitions and FSM input variables. This method enables reducing the number of internal states of the initial FSM by 1.22 times on the average, and by 2.75 times on occasion. An average reduction of the number of FSM transitions makes up 1.32 times, and on occasion may amount to 2.27 times. The comparison of the method with the program STAMINA shows that the offered method allows decreasing the number of FSM transitions by 1.55 times on the average, and by 3.92 times on occasion.
Dostawca treści:: Biblioteka Nauki

Artykuł

na półce

Skocz do pozycji: 3.

Tytuł:: Reducing the number of LUTs for Mealy FSMs with state transformation
Autorzy:: Barkalov, Alexander
Titarenko, Larysa
Mielcarek, Kamil
Tematy:: Mealy FSM
FPGA
LUT
extended state code
combined state code
FSM
kod stanu; Pokaż więcej
Wydawca:: Uniwersytet Zielonogórski. Oficyna Wydawnicza
Powiązania:: https://bibliotekanauki.pl/articles/59123839.pdf Link otwiera się w nowym oknie
Opis:: In many digital systems, various sequential blocks are used. This paper is devoted to the case where the model of a Mealy finite state machine (FSM) represents the behaviour of a sequential block. The chip area occupied by an FSM circuit is one of the most important characteristics used in logic synthesis. In this paper, a method is proposed which aims at reducing LUT counts for FPGA-based Mealy FSMs with transformation of state codes into FSM outputs. This is done using the combined state codes. Such an approach allows excluding a block of transformation of binary state codes into extended state codes. The proposed method leads to LUT-based Mealy FSM circuits having exactly three levels of logic blocks. Under certain conditions, each function for any logic level is represented by a circuit including a single LUT. The proposed approach is illustrated with an example of synthesis. The results of experiments conducted using standard benchmarks show that the proposed method produces LUT-based FSM circuits with significantly smaller LUT counts than is the case for circuits produced by other investigated methods (Auto and One-hot of Vivado, JEDI, and transformation of binary codes into extended state codes). The LUT count is decreased by an average of 17.96 to 91.8%. Moreover, if some conditions are met, the decrease in the LUT count is accompanied with a slight improvement in the operating frequency compared with circuits based on extended state codes. The advantages of the proposed method multiply with increasing the numbers of FSM inputs and states.
Dostawca treści:: Biblioteka Nauki

Artykuł

na półce

Skocz do pozycji: 4.

Tytuł:: Experimental and numerical (FSM) investigations of thin-walled beams with double-box flanges
Badania doświadczalne i numeryczne (FSM) belek cienkościennych z półkami skrzynkowymi
Autorzy:: Paczos, P.
Tematy:: thin walled beams
FSM
experimental investigations; Pokaż więcej
Wydawca:: Polskie Towarzystwo Mechaniki Teoretycznej i Stosowanej
Powiązania:: https://bibliotekanauki.pl/articles/281963.pdf Link otwiera się w nowym oknie
Opis:: In the paper, experimental and numerical investigations of thin-walled beams with doublebox flanges were presented. They were a continuation of researches conducted at the Unit of Strength of Materials and Structures at Poznan University of Technology. Numerical results obtained with the Finite Strip Method (FSM) were compared with experimental ones and used for validation of analytical solutions.
W pracy przedstawiono badania doświadczalne i numeryczne belek cienkościennych z półkami skrzynkowymi. Zagadnienie to jest kontynuacją badań przeprowadzonych w Zakładzie Wytrzymałości Materiałów i Konstrukcji Politechniki Poznańskiej. Wyniki numeryczne otrzymane z wykorzystaniem metody pasm skończonych porównano z wynikami uzyskanymi z eksperymentu, a następnie użyto do weryfikacji rozwiązań analitycznych.
Dostawca treści:: Biblioteka Nauki

Artykuł

na półce

Skocz do pozycji: 5.

Tytuł:: Synteza automatu Moore’a z wbudowanym blokiem pamięci w strukturach programowalnych
EMB-based synthesis of Moore FSM
Autorzy:: Kołopieńczyk, M.
Barkalov, A.
Titarenko, L.
Tematy:: Moore FSM
RAM
wbudowane bloki pamięci
projektowanie
układy logiczne
Mealy FSM
FPGA
Embedded Memory Block
design
logic circuit; Pokaż więcej
Wydawca:: Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Powiązania:: https://bibliotekanauki.pl/articles/972136.pdf Link otwiera się w nowym oknie
Opis:: W artykule zostanie przedstawiona metoda umożliwiająca syntezę skończonego automatu stanów typu Moore’a z wbudowanym blokiem pamięci (ang. Embedded Memory Blocks, EMB) w strukturach programowalnych typu FPGA (ang. Field Programmable Gate Array, FPGA). Zaproponowana metoda bazuje na kodowaniu pewnej wybranej części zbioru warunków logicznych przez dodatkowe zmienne. W artykule zostanie zaprezentowany przykład projektowania układu.
The model of the Moore finite state machine (FSM) is very often used for representing a control unit [1]. Nowadays, two classes of programmable logic devices: complex programmable logic devices (CPLD) and field-programmable gate arrays (FPGA) are used for implementing logic circuits of FSMs [2, 3]. This paper deals with FPGA-based Moore FSMs. It is very important to use EMBs in the logic design. It leads to decreasing in both the number of interconnections and chip area occupied by an FSM logic circuit. In turn, it results in decrease in the propagation time as well as the consumed power of a circuit [9]. A lot of methods for implementing an FSM logic circuit with RAMs are known [10 – 19]. For rather complex FSMs, the method of replacement of logical conditions [20] is used. In this case, optimization efforts target hardware reduction for the multiplexer executing the replacement. In this paper we propose a method based on existence of pseudoequivalent states of the Moore FSM for solving this problem [21]. The method is based on replacement of some part of the set of logical conditions by additional variables. It results in diminishing the number of LUTs in the multiplexer used for replacement of logical conditions. To represent a control algorithm, the language of graph-schemes of algorithms [20] is used. An example of application of the proposed design method is given.
Dostawca treści:: Biblioteka Nauki

Artykuł

na półce

Skocz do pozycji: 6.

Tytuł:: Improving characteristics of LUT-based Mealy FSMs
Autorzy:: Barkalov, Alexander
Titarenko, Larysa
Mielcarek, Kamil
Tematy:: FPGA
LUT
Mealy FSM
structural decomposition
two fold state assignment
energy consumption
FSM
dekompozycja strukturalna
zużycie energii; Pokaż więcej
Wydawca:: Uniwersytet Zielonogórski. Oficyna Wydawnicza
Powiązania:: https://bibliotekanauki.pl/articles/1838158.pdf Link otwiera się w nowym oknie
Opis:: Practically, any digital system includes sequential blocks represented using a model of finite state machine (FSM). It is very important to improve such FSM characteristics as the number of logic elements used, operating frequency and consumed energy. The paper proposes a novel technology-dependent design method targeting a decrease in the number of look-up table (LUT) elements and their levels in logic circuits of FPGA-based Mealy FSMs. It produces FSM circuits having three levels of logic blocks. Also, it produces circuits with regular systems of interconnections between the levels of logic. The method is based on dividing the set of internal states into two subsets. Each subset corresponds to a unique part of an FSM circuit. Only a single LUT is required for implementing each function generated by the first part of the circuit. The second part is represented by a multi-level circuit. The proposed method belongs to the group of two-fold state assignment methods. Each internal state is encoded as an element of the set of states and as an element of some of its subsets. A binary state assignment is used for states corresponding to the first part of the FSM circuit. The one-hot assignment is used for states corresponding to the second part. An example of FSM synthesis with the proposed method is shown. The experiments with standard benchmarks are conducted to analyze the efficiency of the proposed method. The results of experiments show that the proposed approach leads to diminishing the number of LUTs in the circuits of rather complex Mealy FSMs having more than 15 internal states. The positive property of this method is a reduction in energy consumption (without any overhead cost) and an increase in operating frequency compared with other investigated methods.
Dostawca treści:: Biblioteka Nauki

Artykuł

na półce

Skocz do pozycji: 7.

Tytuł:: Realizacja rejestru wyjściowego w układzie cyfrowym automatu z liniowym przekształceniem mikroinstrukcji
Implementation of output register of digital circuit of FSM with verticalized microinstructions
Autorzy:: Bukowiec, A.
Barkalov, A. A.
Tematy:: automat stanów
jednostka sterująca
rejestr
FSM
control unit
register; Pokaż więcej
Wydawca:: Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Powiązania:: https://bibliotekanauki.pl/articles/156288.pdf Link otwiera się w nowym oknie
Opis:: W artykule została omówiona budowa oraz implementacja w strukturze FPGA rejestru wyjściowego w układzie cyfrowym skończonego automatu stanów z wyjściami typu Mealy'ego przy zastosowaniu liniowego przekształcenia mikroinstrukcji. Przy zastosowaniu liniowego przekształcenia mikroinstrukcji wszystkie mikrooperacje wchodzące w skład jednej mikroinstrukcji generowane są szeregowo. W sytuacji gdy nie zaburzy to działania całego systemu może zostać zastosowany rejestr wyjściowy zbudowany z przerzutników typu D, jednak w sytuacji kiedy wymagane jest aby wszystkie mikrooperacje wchodzące w skład jednej mikroinstrukcji generowane były równolegle niezbędne jest zastosowanie specjalnej organizacji rejestru wyjściowego. Zaproponowany w artykule rejestr zapamiętuje kolejne mikrooperacje wchodzące w skład jednej mikroinstrukcji a po załadowaniu ostatniej mikrooperacji wystawia na wyjściu całą mikroinstrukcję. Taki stan wyjść utrzymywany jest aż do momentu całkowitego zapisania kolejnej mikroinstrukcji, która pojawi się na wyjściu dopiero po jej całkowitym zapisaniu w rejestrze. W celu identyfikacji końca mikroinstrukcji wprowadzony jest dodatkowy sygnał, który ustawiany jest jednocześnie wraz z ostatnią mikrooperacją wchodzącą w skład danej mikroinstrukcji.
In this paper, the structure and implementation into FPGA device of output register of digital circuit of finite state machine with Mealy outputs and applied verticalization of microinstructions is described. After verticalization of microinstructions all microoperations from this microinstruction are generated serially. If such manipulation do not affect properly working of whole system there can be applied regular output register be means of D type flip-flops. In the case, when there is required parallel execution of all microoperations there is also required applying of special architecture of output register. The proposed architecture of output register is build up two levels of registers. The register (T type) of first level remember serially generated microoperations from one microinstruction. When whole microinstruction is written into this register then it is stored in the register (D type) of second level. Value of the register of second level is not changed until next microinstruction is fully written. The end of microinstruction is indicated by special additional signal y0. It is generated parallel with last microoperation from particular microinstruction. This signal is used to store whole microinstruction in the register of second level and to reset the register of first level.
Dostawca treści:: Biblioteka Nauki

Artykuł

na półce

Skocz do pozycji: 8.

Tytuł:: Gra strategiczna czasu rzeczywistego z wykorzystaniem technologii LibGDX
Real time strategy game using LibGDX technology
Autorzy:: Fieluba, Dawid
Opis:: The main part of the bachelor's thesis is a real time strategy game implementation. For implementing application there were used technologies: java 8, LibGDX, Box2DThesis contains descriptions of the most important algorithms and models, as well as a detailed description of the structure of the implemented application. There are described A* search algorithm, artificial intelligence models such as: GOAP(Goal oriented action planning), FSM(Finite state machine).
Główną częścią pracy licencjackiej jest zaimplementowana gra strategiczna czasu rzeczywistego. Do implementacji użyto technologii: java 8, LibGDX, Box2D.W pracy znajdują się opisy najważniejszych algorytmów oraz modeli, a także dokładny opis struktury zaimplementowanej aplikacji. Wyjaśniono działanie algorytmu szukania najkrótszej ścieżki - A*. Omówione zostały modele sztucznej inteligencji: GOAP (planowanie działań zorientowane na cel), FSM (automat skończony).
Dostawca treści:: Repozytorium Uniwersytetu Jagiellońskiego

Inne

na półce

Skocz do pozycji: 9.

Tytuł:: Synteza skończonych automatów Mealyego z liniowym przekształceniem sieci działań i adresowaniem mikrooperacji.
Synthesis of Mealy FSMs with Verticalization of Flow Chart and Addressing of Microoperations
Autorzy:: Bukowiec, A.
Tematy:: automat stanów
jednostka sterująca
układy programowalne
FSM
control unit
FPD; Pokaż więcej
Wydawca:: Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Powiązania:: https://bibliotekanauki.pl/articles/152584.pdf Link otwiera się w nowym oknie
Opis:: W artykule została przedstawiona metoda zmniejszenia wymaganych zasobów sprzętowych w programowalnym układzie matrycowym do implementacji skończonego automatu stanów (FSM) z wyjściami typu Mealy'ego. Zaproponowana metoda oparta jest na liniowym przekształceniu początkowej sieci działań. W rezultacie takiego przekształcenia wszystkie mikrooperacje w przekształconej sieci działań stają się kompatybilne. Umożliwia to zakodowanie każdej mikrooperacji za pomocą binarnego kodu na możliwie minimalnej liczbie bitów. W sytuacji takiej do implementacji systemu mikrooperacji potrzebny jest tylko jeden dekoder. Dodatkowo w celu zachowania tej samej liczby stanów do generowania kolejnych adresów mikrooperacji wykorzystany zostaje licznik. Metoda ta zapewnia zmniejszenie liczby wyjść części kombinacyjnej automatu Mealy'ego w porównaniu z tą samą charakterystyką automatu Mealy'ego z kodowaniem kompatybilnych mikrooperacji. W artykule zaproponowana również została metoda syntezy z wykorzystaniem powyższych przekształceń. Metoda ta została zilustrowana przykładem.
The method of decreasing of logic amount in programmable device implementing the logic circuit of finite state machine (FSM) is proposed. Method is based on verticalization of flow chart. As a result of verticalization all microoperations are compatible ones. It permits to encode each microoperation by code with minimal possible number of bits. In this case only one decoder is used for implementation of the microoperations system. Additionally, there is used a counter for generation of microoperations addresses. This manipulation allows to secure the same number of states like for algorithm before verticalization. This method permits to minimize number of outputs of the combinational part of Mealy FSM in comparison with the same characteristic of Mealy FSM with encoding of fields of compatible microoperations.
Dostawca treści:: Biblioteka Nauki

Artykuł

na półce

Skocz do pozycji: 10.

Tytuł:: Statechart-based Controllers Synthesis in FPGA Structures with Embedded Array Blocks
Autorzy:: Łabiak, G.
Borowik, G.
Tematy:: digital controller
statechart
FSM
decomposition
FPGA
symbolic methods
embedded memory; Pokaż więcej
Wydawca:: Polska Akademia Nauk. Czytelnia Czasopism PAN
Powiązania:: https://bibliotekanauki.pl/articles/226148.pdf Link otwiera się w nowym oknie
Opis:: Statechart diagrams, in general, are visual formalism for description of complex systems behaiour. Digital controllers, which act as reactive systems, can be very conveniently modeled with statecharts and efficiently synthesized in modern programmable devices. The paper presents in details syntax and semantics of statecharts and new implementation scheme. The issue of statecharts synthesis is not still ultimately solved. Main feature of the presented approach is the transformation of statechart diagrams into Finite State Machine, and through KISS format, functional decomposition and mapping into Embedded Memory Blocks. Embedded Memory are part of the modern programmable devices.
Dostawca treści:: Biblioteka Nauki

Artykuł

na półce

Informacja

Wyszukujesz frazę "FSM" wg kryterium: Temat