Temat: logic synthesis - Prolib Integro

Skocz do pozycji: 1.

Tytuł:: On Transformation of a Logical Circuit to a Circuit with NAND and NOR Gates Only
Autorzy:: Baranov, S.
Karatkevich, A.
Tematy:: logic synthesis
logic devices
VLSI
minimization; Pokaż więcej
Wydawca:: Polska Akademia Nauk. Czytelnia Czasopism PAN
Powiązania:: https://bibliotekanauki.pl/articles/963932.pdf Link otwiera się w nowym oknie
Opis:: In the paper we consider fast transformation of a multilevel and multioutput circuit with AND, OR and NOT gates into a functionally equivalent circuit with NAND and NOR gates. The task can be solved by replacing AND and OR gates by NAND or NOR gates, which requires in some cases introducing the additional inverters or splitting the gates. In the paper the quick approximation algorithms of the circuit transformation are proposed, minimizing number of the inverters. The presented algorithms allow transformation of any multilevel circuit into a circuit being a combination of NOR gates, NAND gates or both types of universal gates.
Dostawca treści:: Biblioteka Nauki

Artykuł

na półce

Skocz do pozycji: 2.

Tytuł:: Application of Indexed Partition Calculus in Logic Synthesis of Boolean Functions for FPGAs
Autorzy:: Rawski, M.
Tematy:: indexed partition
logic synthesis
FPGA; Pokaż więcej
Wydawca:: Polska Akademia Nauk. Czytelnia Czasopism PAN
Powiązania:: https://bibliotekanauki.pl/articles/226483.pdf Link otwiera się w nowym oknie
Opis:: Functional decomposition of Boolean functions specified by cubes proved to be very efficient. Most popular decomposition methods are based on blanket calculus. However computation complexity of blanket manipulations strongly depends on number of function's variables, which prevents them from being used for large functions of many input and output variables. In this paper a new concept of indexed partition is proposed and basic operations on indexed partitions are defined. Application of this concept to logic synthesis based on functional decomposition is also discussed. The experimental results show that algorithms based on new concept are able to deliver good quality solutions even for large functions and does it many times faster than the algorithms based on blanket calculus.
Dostawca treści:: Biblioteka Nauki

Artykuł

na półce

Skocz do pozycji: 3.

Tytuł:: Synthesis of Macro Petri Nets into FPGA with Distributed Memories
Autorzy:: Bukowiec, A.
Adamski, M.
Tematy:: decomposition
FGPAs
logic synthesis
Petri nets; Pokaż więcej
Wydawca:: Polska Akademia Nauk. Czytelnia Czasopism PAN
Powiązania:: https://bibliotekanauki.pl/articles/226342.pdf Link otwiera się w nowym oknie
Opis:: In this paper a new method of Petri net array-based synthesis is proposed. The method is based on decomposition of colored interpreted macro Petri net into state machine subnets. Each state machine subnet is determined by one color. During the decomposition process macroplaces are expanded or replaced by doublers of macroplace. Such decomposition leads to parallel implementation of a digital system. The structured encoding of places is done by using minimal numbers of bits. Colored microoperations, which are assigned to places, are written into distributed and flexible memories. It leads to realization of a logic circuit in a two-level concurrent structure, where the combinational circuit of the first level is responsible for firing transitions, and the second level memories are used for generation of microoperations. Such an approach allows balanced usage of different kinds of resources available in modern FPGAs.
Dostawca treści:: Biblioteka Nauki

Artykuł

na półce

Skocz do pozycji: 4.

Tytuł:: Technology mapping oriented to adaptive logic modules
Autorzy:: Kubica, M.
Kania, D.
Tematy:: decomposition
logic synthesis
technology mapping
ALM; Pokaż więcej
Wydawca:: Polska Akademia Nauk. Czytelnia Czasopism PAN
Powiązania:: https://bibliotekanauki.pl/articles/200466.pdf Link otwiera się w nowym oknie
Opis:: This paper presents an innovative method of technology mapping of the circuits in ALM appearing in FPGA devices by Intel. The essence of the idea is based on using triangle tables that are connected with different configurations of blocks. The innovation of the proposed method focuses on the possibility of choosing an appropriate configuration of an ALM block, which is connected with choosing an appropriate decomposition path. The effectiveness of the proposed technique of technology mapping is proved by experiments conducted on combinational and sequential circuits.
Dostawca treści:: Biblioteka Nauki

Artykuł

na półce

Skocz do pozycji: 5.

Tytuł:: Synteza układów kombinacyjnych na jednym uniwersalnym układzie PAL z wykorzystaniem montażowego łączenia wyjść
Synthesis of combinatorial logic on single PAL device using wired-or method of PAL outputs joining
Autorzy:: Solov'ev, V.
Klimowicz, A.
Tematy:: synteza logiczna
układy kombinacyjne
logic synthesis
combinatorial logic; Pokaż więcej
Wydawca:: Politechnika Białostocka. Oficyna Wydawnicza Politechniki Białostockiej
Powiązania:: https://bibliotekanauki.pl/articles/341115.pdf Link otwiera się w nowym oknie
Opis:: W artykule został opisany algorytm syntezy układów kombinacyjnych z łączeniem montażowym wyjść, dopuszczający użycie tylko jednego uniwersalnego układu PAL, a także jego modyfikacje pozwalające zastosować ten algorytm do syntezy na jednym "klasycznym" układzie PAL oraz do syntezy na jednym bloku funkcjonalnym złożonego układu programowalnego. Algorytm wykorzystuje właściwości architektury współczesnych uniwersalnych układów PAL, takie jak różna liczba linii iloczynów podłączona do jednej makrokomórki i możliwość wyboru polaryzacji sygnału wyjściowego. Określono też warunki realizacji systemu funkcji boolowskich przy pomocy tego algorytmu. Wyniki działania algorytmu porównano z innymi znanymi metodami oraz z wynikami uzyskanymi za pomocą systemu MAX+Plus II.
This article contains a description of an algorithm of synthesis of combinatorial logic schemes, which uses wired-OR method of joining outputs, limited to use only one universal PAL device and some modifications, which allow to use this algorithm to synthesis on single "classic" PAL device and one functional block of complex programmable device. This algorithm uses features of modern universal PAL devices, such as different number of terms connected to single macrocell and possibility of selection of output signal polarity. Conditions allowing to realize boolean function system using this algorithm are described. Work results are compared
Dostawca treści:: Biblioteka Nauki

Artykuł

na półce

Skocz do pozycji: 6.

Tytuł:: Optimization problems in the synthesis of multiple-valued logic networks
Autorzy:: Deniziak, S.
Wiśniewski, M.
Kurczyna, K.
Tematy:: multiple-valued logic network
symbolic decomposition
FPGA
logic synthesis; Pokaż więcej
Wydawca:: Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Powiązania:: https://bibliotekanauki.pl/articles/114046.pdf Link otwiera się w nowym oknie
Opis:: The paper discusses some aspects of FPGA-oriented synthesis of multiple-valued logic (MVL) network, i.e. a network of modules connected by multiple-valued signals. MVL networks are built during high-level synthesis, as a source specification of logical systems or during re-synthesis of gate-level circuits. FPGA-oriented synthesis of MVL is based on decomposing modules into smaller ones, each fitting in one logic cell. In this paper, we show that the order, according to which the modules are decomposed, has a great influence on the efficiency of the synthesis. This paper presents the case study which demonstrates the above problem as well as some experimental results and conclusions.
Dostawca treści:: Biblioteka Nauki

Artykuł

na półce

Skocz do pozycji: 7.

Tytuł:: Implementation of Algorithm of Petri Nets Distributed Synthesis into FPGA
Autorzy:: Bukowiec, A.
Tkacz, J.
Gratkowski, T.
Gidlewicz, T.
Tematy:: C#
decomposition
FGPA
logic synthesis
Petri net; Pokaż więcej
Wydawca:: Polska Akademia Nauk. Czytelnia Czasopism PAN
Powiązania:: https://bibliotekanauki.pl/articles/226156.pdf Link otwiera się w nowym oknie
Opis:: In the paper an implementation of algorithm of Petri net array-based synthesis is presented. The method is based on decomposition of colored interpreted macro Petri net into subnets. The structured encoding of places in subnets is done of using minimal numbers of bits. Microoperations, which are assigned to places, are written into distributed and flexible memories. It leads to realization of a logic circuit in a twolevel concurrent structure, where the combinational circuit of the first level is responsible for firing transitions, and the second level memories are used for generation of microoperations. This algorithm is implemented in C# and delivered as a stand alone library.
Dostawca treści:: Biblioteka Nauki

Artykuł

na półce

Skocz do pozycji: 8.

Tytuł:: Speed Targeted Minimization of Finite State Machines for CPLDs
Autorzy:: Klimowicz, A.
Tematy:: finite state machines
minimization
logic synthesis
performance
speed; Pokaż więcej
Wydawca:: Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Powiązania:: https://bibliotekanauki.pl/articles/114138.pdf Link otwiera się w nowym oknie
Opis:: A method of the minimization finite state machines (FSM) is proposed. In this method, such optimization criterion as the critical delay path is taken into account already at the stage of minimizing internal states. The method is based on sequential merging of two internal states including the optimization criteria. The critical path is estimated for CPLD devices. In addition, the proposed method allows one to minimize the number of transitions and input variables of the FSM. Experimental results shows, that the maximum clock frequency of minimized FSMs is higher by 17% comparing to initial FSM.
Dostawca treści:: Biblioteka Nauki

Artykuł

na półce

Skocz do pozycji: 9.

Tytuł:: Utilizing Common Information in Disjoint Decomposition of Multioutput Boolean Functions
Wykorzystanie wspólnej informacji w dekompozycji rozłącznej wielowyjściowych funkcji boolowskich
Autorzy:: Morawiecki, P.
Rawski, M.
Tematy:: synteza logiczna
dekompozycja funkcjonalna
logic synthesis
functional decomposition; Pokaż więcej
Wydawca:: Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Powiązania:: https://bibliotekanauki.pl/articles/156266.pdf Link otwiera się w nowym oknie
Opis:: In the article it is described a new method of using a disjoint decomposition as a part of a functional decomposition. The functional decomposition has important applications in many fields of modern engineering and science (FPGA synthesis, information systems, neural networks and many others). The presented algorithm is dedicated to multioutput boolean functions. The concept is based on dividing the complex function into single output functions and then utilizing common information existing in these functions. To test the algorithm, the prototype tool was implemented and the results are presented in the paper.
W artykule zostanie przedstawiona nowa metoda wykorzystania dekompozycji rozłącznej jako elementu dekompozycji funkcjonalnej. Dekompozycja funkcjonalna ma zastosowania w wielu dziedzinach elektroniki, informatyki czy telekomunikacji (np. synteza układów FPGA, systemy informacyjne, sieci neuronowe, synteza filtrów cyfrowych). Zaproponowany algorytm dedykowany jest wielowyjściowym funkcjom boolowskim. Działanie algorytmu bazuje na dekompozycji równoległej i wykorzystaniu wspólnej informacji tkwiącej w dekomponowanych podfunkcjach.
Dostawca treści:: Biblioteka Nauki

Artykuł

na półce

Skocz do pozycji: 10.

Tytuł:: Synteza odwracalnych układów logicznych oparta na sieciach Closa
Clos switching network based reversible circuit synthesis
Autorzy:: Szyprowski, M.
Tematy:: odwracalne układy logiczne
synteza logiczna
reversible logic circuits
logic synthesis; Pokaż więcej
Wydawca:: Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Powiązania:: https://bibliotekanauki.pl/articles/154679.pdf Link otwiera się w nowym oknie
Opis:: W pracy zaprezentowany jest efektywny obliczeniowo algorytm syntezy układów odwracalnych oparty na komutacji połączeń w sieci przełączającej Closa. Zaproponowano heurystyki, które zmniejszają koszt generowanych układów. Dla układów o 3 wejściach i wyjściach podstawowa wersja algorytmu generuje układy o średnim koszcie równym 131,1% kosztu układu optymalnego, zaś pokazane heurystyki zmniejszają go do 113,7%.
Synthesis of reversible Boolean functions (i.e. bijective mappings) is an emerging research area, mainly motivated by advances in quantum computing, nanotechnologies and low power design. The paper describes a computationally efficient reversible circuit synthesis algorithm. The presented synthesis algorithm decomposes the permutation realized by a reversible function into simpler permutations, which can be then directly mapped to reversible gates. The decomposition is based on the combinatorial theorems used by the Clos switching networks. In the paper analysis of the algorithm computational complexity is performed as well as some new heuristic modifications are proposed. These heuristics decrease the cost of generated circuits and reduce the required computation time. For all 3-input, 3-output reversible functions, the basic algorithm generates circuits that are 131.1% larger than the optimal one, while the introduced heuristics reduce it to 113.7%.
Dostawca treści:: Biblioteka Nauki

Artykuł

na półce

Informacja

Wyszukujesz frazę "logic synthesis" wg kryterium: Temat